[发明专利]用于静态时序中点对点延迟限制的有效分析的系统和方法

说明书

技术领域

本发明一般地涉及设计自动化领域，更具体而言，涉及用于在静态时序分析中分析点对点延迟限制的系统和方法。

背景技术

静态时序分析(STA)的目的在于确定数字电路中各种信号最晚和最早的可能的切换时间。STA通常使用预先特征化的库元件在晶体管级或在门级执行，或在较高的抽象级执行，例如复杂层级芯片。

STA算法的操作如下：首先对逻辑结构划分级别，并且打断任何环路以创建直接的非循环(acyclic)图(时序图)。当令的设计通常可以包含数以百万计的可放置对象，其对应的时序图具有数以百万计(即使没有达到数以千万计)的节点。对于每个节点，对应的到达时间、转换速率(变换(slew))以及所需到达时间被计算用于上升和下降转换以及早期和晚期的模式分析。到达时间(AT)表示信号由于整个上游扇入(fan-in)锥而可以转换的最晚或最早时间。变换值是与对应AT相关联的转换速率，以及所需到达时间(RAT)表示信号由于整个下游扇出(fan-out)锥中的时序限制而必须转换的最晚或最早时间。

AT以划分级别的方式向前传播，其开始于芯片初级输入宣称的(即用户指定的)到达时间，结束于初级输出端口或中间存储元件。对于单一扇入情况，

AT接收节点＝AT源节点+从源至接收的延迟。

当多个信号合并的时候，每个扇入贡献潜在的到达时间，计算为：

AT接收(潜在)＝AT源+延迟，

可以使所有潜在到达时间的最大值(后期模式)或最小值(早期模式)保持在接收节点。通常，对于时序图中棱边的确切延迟值是未知的，取而代之的是，仅可以在某最小延迟和最大延迟之间确定可能延迟值的范围。在此情况中，使用最大延迟来计算后期模式到达时间，而使用最小延迟来计算早期模式到达时间。

从在芯片初级输出管脚处宣称的所需到达时间、或在内部存储设备处的测试(例如设定或保持限制)开始，以后向划分级别的方式计算RAT。对于单一扇出情况：

RAT源节点＝RAT接收节点-延迟。

当多个扇出合并的时候(或当出现测试的时候)，每个扇出(或测试)贡献预期的RAT，使得能够将最小(后期模式)或最大(早期模式)所需到达时间能够保持在源节点。当仅可以确定可能延迟值的范围时，使用最大延迟来计算后期模式所需到达时间，而使用最小延迟来计算早期模式所需到达时间。

到达时间和在节点处的所需到达时间(即在后期模式中RAT-AT，在早期模式中AT-RAT)之差称为迟滞(slack)。正迟滞表示当前到达给定节点的时间满足所有的下游时序限制，而负迟滞表示到达时间不满足至少一个这样的下游时序限制。时序点可以包括多个这样的AT、RAT和变换值，每个都以单独的标签来表示，以表示与不同时钟域相关联的数据(即由不同时钟信号发起)，或达到整个扇入锥或扇出锥的特定子集来区分信息的目的。

除了在初级输出处宣称的所需到达时间之外，设计人员还可以规定时序图中节点对(“起自”节点和“通至”节点)之间的最大和最小路径延迟限制。这些路径延迟限制称为点对点延迟限制或点对点延迟宣称。可能需要这样的限制以确保正确的异步时序接口操作，或测量累积路径延迟(例如从核心输出到芯片初级输出管脚)，或者甚至作为引导(guide)使得有助于优化期间的延迟/迟滞分配技术。