[发明专利]可缩放的应变FET器件及其制备方法有效

专利信息
申请号: 200710170211.X 申请日: 2007-11-15
公开(公告)号: CN101207126A 公开(公告)日: 2008-06-25
发明(设计)人: B·J·格林;S·贾恩;W·K·亨森 申请(专利权)人: 国际商业机器公司
主分类号: H01L27/092 分类号: H01L27/092;H01L21/8238
代理公司: 北京市金杜律师事务所 代理人: 王茂华
地址: 美国纽*** 国省代码: 美国;US
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摘要:
搜索关键词: 缩放 应变 fet 器件 及其 制备 方法
【说明书】:

技术领域

本发明涉及半导体器件,更特别地,涉及通过加入可缩放的应力沟道表现出改进性能的场效应晶体管(FET)。

背景技术

把CMOS器件缩放到更小尺寸的能力使集成电路得到连续不断的性能增强。此外,除了经济考虑,器件设计和材料方面的约束正在妨碍器件在缩放方面的进一步改进。由于缩放方面的约束带来正在快速接近的界限,在该界限之上工艺和经济约束使得额外的缩放处理没有了吸引力,所以人们开发出新的技术来不断提高器件性能。

已经得到普及的一种选择是在半导体器件衬底内强加能够有利地用来调节器件性能的某种机械应力。例如,在硅中,当硅膜受到压应力时空穴迁移率增加,而当硅膜受到张应力时电子迁移率增加。因此,为了增强此类器件的性能,可以在p-FET和/或n-FET的沟道区内有利地产生压应力和/或张应力。然而,不管是压应力还是张应力,相同的应力分量会对p-FET器件和n-FET器件的性能造成不同的影响。可选地,硅中的压应力在增强p-FET的性能的同时,对n-FET的性能造成不利影响,而张应力在增强n-FET的性能的同时,对p-FET的性能造成不利影响。因此,为了获得性能增强,p-FET和n-FET需要不同类型的应力,在同时制备高性能p-FET器件和n-FET器件时,这带来了一种挑战,原因在于难以同时向p-FET施加压应力并向n-FET施加张应力。

在p-FET器件和n-FET器件的沟道区内产生所需的压应力和张应力的一种方法是利用分开的压应力和张应力电介质膜覆盖p-FET器件和n-FET器件,以便分别向n-FET器件和p-FET器件施加张应力和压应力。

另一个重要问题是器件尺寸越来越小的趋势。研究人员已经研究了工艺缩放对降低几乎所有已知应力增强工艺的有效性方面的影响。例如,更紧的PC间距、更短的多晶硅叠层和嵌入SiGe(以及嵌入碳)降低了应力衬垫的沟道应力,其中更小的RX-past-PC尺寸降低了有效性。因此,当从一个工艺节点转移到下一个节点时,必须找到用来克服与缩放有关的降级的方法,并且找到用来进一步改善工艺性能的附加选项。传统上,这是利用强力实现的,即利用更高的应力衬垫、eSiGe中更高的锗含量等等,或者通过显著变更器件材料/结构,如嵌入SiC。

目前,应力器件是由在栅极区、栅极区附近的衬底的暴露表面和硅化物接触的顶上有利地形成的应力诱发衬垫制造的。例如,在同一受让人的发明人为Xiangdon Chen等的美国专利号7,002,209中找到此类应力器件的例子。该专利描述了用于形成与栅极导体的侧壁相接触的衬垫的方法。当使用薄的侧壁隔离物时,应力诱发衬垫处在薄的侧壁隔离物的上面,以至薄的侧壁隔离物把应力诱发衬垫和栅极区分离开来。应力诱发衬垫是在产生压应力和张应力的条件下沉积的。然而,上述专利中描述的方法仅限于使用单一应力衬垫。

由不断缩小的嵌线尺寸引起的控制高性能工艺的另一个问题是在降低栅电极导体的间距时应力的缺失引起的。这种现象在近期的文献中有所描述,更特别地,参见论文″1-D and 2-D effects inuniaxially-strained dual etch stop layer stressor integrations″,作者Paul Grudowski et al.,发表于Digest of Technical Papers of the 2006Symposium on VLSI Technology。其中描述了高应力双蚀刻停止层集成的2-D边缘效应和1-D多间距响应的详细的电气和仿真特性,以及这些效应如何影响可实现的晶体管性能增益和改进的电路设计。用作应力物的接触蚀刻停止层已经显示了显著的性能改善,特别是在双集成中使用时。然而,因不断缩小器件引起的问题依然存在。

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