[发明专利]一种多晶硅栅极刻蚀的方法

说明书

技术领域

本发明属于芯片制造领域，涉及晶片刻蚀工艺，尤其涉及一种多晶硅栅极刻蚀的方法。 

背景技术

在半导体制造中有两种基本的刻蚀工艺：干法刻蚀和湿法刻蚀。干法刻蚀是把硅片表面暴露于气态中产生的等离子体，等离子体通过光刻胶中开出的窗口，于硅片发生物理反应或化学反应(或两种反应)，从而去掉暴露的表面材料。干法刻蚀是亚微米尺寸下刻蚀器件的最主要方法。 

干法刻蚀根据材料来分，主要分成三种：金属刻蚀、介质刻蚀和硅刻蚀。其中，硅刻蚀应用于需要去除硅的场合，如刻蚀多晶硅晶体管栅和硅槽电容。 

在MOS(金属氧化物半导体)器件中，掺杂的LPCVD(低压化学气相淀积)多晶硅是用作栅极的导电材料。掺杂多晶硅线宽决定了有源器件的栅长，并会影响晶体管的性能。图2示出了现有的多晶硅栅极的刻蚀前晶片的结构，包括上层多晶硅层21’、氧化层3’、底层4’、下层多晶硅层22’、及位于上层多晶硅层21’上面的光阻层11’、12’；光阻层11’、12’分列在上层多晶硅层21’的两侧。 

请参阅图1，现有的多晶硅栅极的刻蚀方法主要包括以下步骤： 

步骤A’：多晶硅沉积的步骤；完成多晶硅的沉积过程，使多晶硅生长于氧化层及底层的两面。

步骤B’：多晶硅光刻的步骤；完成多晶硅光刻的过程。 

步骤C’：多晶硅刻蚀的步骤；完成多晶硅刻蚀的过程。 

然而，现有的多晶硅刻蚀的方法有其不足之处。经过现有的刻蚀方法刻蚀后，在上层多晶硅层21’的根部与氧化层3’交界的地方形成栅极足。这种栅极足的产生会影响栅极底部的有效尺寸，从而减少CMOS(互补金属氧化物半导体)的速度，进而影响晶片的性能。造成这一结果的原因之一是晶片的拉应力过小。传统的蚀刻方法很难消除这种栅极足。研究表明晶片应力的改变对栅极足有恶化和改善的影响。 

发明内容

本发明的目的是提供一种可以增大晶片拉应力、减小栅极足、提高晶片性能的多晶硅栅极刻蚀方法。 

为了实现上述目的，本发明提供一种多晶硅栅极刻蚀的方法，该方法包括完成多晶硅沉积的步骤、完成多晶硅光刻的步骤、及完成多晶硅刻蚀的步骤；所述方法还包括清洗掉晶片底层背面超过一半的多晶硅的步骤，该步骤完成清洗晶片底层背面多晶硅的过程。 

作为本发明的一种优选方案，所述清洗晶片底层背面多晶硅的步骤在多晶硅沉积的步骤、及多晶硅光刻的步骤之间进行。 

作为本发明的一种优选方案，所述清洗晶片底层背面多晶硅的步骤清洗掉晶片底层背面全部的多晶硅。 

与现有技术相比，本发明揭示的多晶硅栅极刻蚀的方法，在多晶硅的沉积和光刻之间增加清洗晶片底层背面多晶硅步骤，来增加晶片的拉应力，从而可以有效避免栅极足的形成、提高晶片性能。 

附图说明

图1是现有技术中多晶硅栅极刻蚀方法的流程图。 

图2是现有技术中多晶硅栅极的刻蚀前晶片的结构示意图。 

图3是本发明多晶硅栅极刻蚀方法的流程图。 

图4是本发明多晶硅栅极的刻蚀前晶片的结构示意图。 

具体实施方式

以下结合附图及实施例对本发明做具体介绍。 

实施例一 

请参阅图3，本发明介绍了一种多晶硅栅极刻蚀的方法，主要包括以下步骤： 

步骤A：多晶硅沉积的步骤；完成多晶硅的沉积过程，使多晶硅生长于氧化层及底层的两面。 

步骤B：清洗晶片底层背面多晶硅的步骤；该步骤完成清洗晶片底层背面多晶硅的过程。本实施例中，该步骤清洗掉晶片底层背面全部的多晶硅层。清洗后的晶片结构如图4所示。 

步骤C：多晶硅光刻的步骤；完成多晶硅光刻的过程。 

步骤D：多晶硅刻蚀的步骤；完成多晶硅刻蚀的过程。 

本发明通过在多晶硅的沉积和光刻之间增加清洗晶片底层背面多晶硅步骤，来增加晶片的拉应力，从而可以有效避免栅极足的形成、提高整个晶片的性能。 

实施例二 

本实施例与实施例一的区别在于，本实施例中，步骤B清洗晶片底层背面多晶硅的步骤中，未清洗掉晶片底层背面全部的多晶硅层，而只清洗掉晶片底层背面超过一半的多晶硅；如清洗掉3/4的多晶硅层。 

以上实施例仅用以说明而非限制本发明的技术方案。不脱离本发明精神和范围的任何修改或局部替换，均应涵盖在本发明的权利要求范围当中。