[发明专利]一种准双栅MOS晶体管及其制备方法

说明书

技术领域

本发明属于半导体集成电路及其制造技术领域，尤其涉及一种准双栅MOS晶体管(MOSFET)及其制备方法。

背景技术

自集成电路发明以来，其性能一直稳步提高。性能的提高主要是通过不断缩小集成电路器件的尺寸来实现的。目前，集成电路器件的特征尺寸已缩小到纳米尺度。在此尺度下，各种基本的和实际的限制开始出现，使得建立在硅平面CMOS技术之上的集成电路技术的发展正遭受前所未有的挑战。一般认为，经过努力，  CMOS技术仍有可能推进到20纳米甚至10纳米技术节点，但在45纳米节点之后，传统的平面CMOS技术将很难进一步发展，新的技术必须适时产生。因此近年来，集成电路新技术的研发活动在世界范围内都非常活跃。在所提出的各种新技术当中，多栅MOS器件技术被认为是最有希望在亚45纳米节点后得到应用的技术。这是因为，与传统单栅器件相比，多栅器件具有更强的短沟道抑制能力，更好的亚阈特性、更高的驱动能力以及能带来更高的电路密度。

目前，双栅MOS器件技术被认为是最有希望在亚45纳米节点后得到应用的技术。与传统单栅器件相比，双栅器件具有更强的短沟道抑制能力，更好的亚阈特性、更高的驱动能力以及能带来更高的电路密度。

双栅MOS晶体管通常在结构上由两种形式，一种是以FinFET为代表，其特征是，器件的体区(沟道区)垂直于硅片的表面，另一种为平面型，其特征为体区(沟道区)仍然平行于硅片的表面。前者，自对准工艺易实现，但器件性能以及均匀性较差，而后者能使器件获得高性能和高均匀性，但制备工艺复杂，自对准工艺难以实现。

发明内容

本发明的目的是提供一种可采用自对准工艺制备的准双栅MOS晶体管，该晶体管性能高。

本发明的上述目的是通过如下技术方案来实现的：

一种准双栅MOS晶体管，包括一源区、一漏区、一埋置绝缘层、一半导体衬底、一栅电极、一准栅电极以及栅介质层、栅电极侧墙介质层和半导体沟道区，其特征在于：所述埋置绝缘层在半导体衬底之上，所述半导体沟道区、源区和漏区位于埋置绝缘层之上，所述埋置绝缘层呈凹形结构；所述半导体源区和漏区分别嵌入所述凹形结构埋置绝缘层的两个突起内侧，而沟道区位于埋置绝缘层中央凹陷处，所述半导体沟道区两端分别与所述源区和漏区相连；所述栅介质层位于半导体沟道区之上；所述栅电极位于栅介质层之上；所述栅电极侧墙介质层位于栅电极两侧，所述沟道区的上部为轻掺杂或未掺杂，其下部为重掺杂；所述准栅电极通过接触孔与沟道区的重掺杂区相连。

所述埋置绝缘层中央凹陷区的宽度小于或等于所述栅电极的长度。

所述栅电极为多晶硅电极和/或金属电极。

一种准双栅MOS晶体管的制备方法，包括以下步骤：

1)采用SOI结构的半导体材料，其具有一层埋置绝缘层，一层半导体薄膜，一半导体衬底，埋置绝缘层位于半导体薄膜和半导体衬底之间，对半导体薄膜层进行高掺杂；

2)采用外延生长技术在高掺杂的半导体薄膜层之上形成一层新的半导体薄层，新的半导体薄层未掺杂或低掺杂；

3)光刻和刻蚀半导体层至埋置绝缘层，形成有源区和一体接触区，然后生长栅介质层；

4)淀积栅电极层和牺牲介质层，并光刻和刻蚀形成栅电极图形，该栅电极图形除覆盖沟道区域外，也覆盖体接触区域；

5)再次淀积牺牲介质层，回刻后在栅电极两侧形成介质层侧墙，以形成的栅电极侧墙和顶部介质层为掩膜腐蚀掉两侧显露的栅介质层，使两侧未掺杂半导体薄层表面露出；

6)腐蚀所露出的未掺杂半导体薄层，到高掺杂区时停止腐蚀；

7)进一步选择腐蚀高掺杂区，当到达栅覆盖处停止腐蚀；

8)淀积绝缘介质，填充刻蚀形成的空洞，回刻去除表面的绝缘介质；

9)腐蚀掉栅电极两侧和顶部的牺牲介质层后再生长另一薄介质层；

10)离子注入掺杂源漏区和栅电极，然后回刻上述薄介质层以形成新的栅电极侧墙；

11)光刻和刻蚀去掉覆盖体接触区的栅电极部分，并进行离子注入掺杂使其下的轻掺杂区转变成重掺杂区，最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化，这样便制得权利要求1所述的准双栅SOI MOS晶体管。

在所述步骤1)中对半导体进行离子注入掺杂，注入能量为50～80KeV，注入剂量为0.5×10¹⁵～5×10¹⁵cm^-2。

在所述步骤2)中所述外延生长的半导体膜为硅膜或锗硅合金膜。