[发明专利]并行处理器中的多线程执行

说明书

本申请是申请日：2000.08.17，申请号为00815246.2(国际申请号为PCT/US00/22650)，名称为“在并行处理器中执行多线程”的申请的分案申请。

背景技术

本发明涉及一种并行处理器。

并行处理是在计算处理中进行并发事件信息处理的有效形式。并行处理需要在计算机同时执行许多程序，与串行处理不同。在并行处理器中的环境中，并行处理涉及同时做多件事。与在一个站串行执行全部任务的串行范例或在专门的站执行任务的流不机不同，并行处理配备多个站，每个站能执行全部任务。也就是说，全部的站或多个站对问题的相同或共同要素一般同时且独立地工作。有些问题适合用并行处理解决。

因此，计算机处理类型包括单指令流单数流型，串行的冯.诺依曼型计算机中存在单一指令流。第2种处理类型是单指令流多数据流处理(SIMD)。这种处理能有多个算术逻辑处理器和一个控制处理器。每一处理器在锁步执行数据操作。这些处理器由控制处理器进行同步。第3种类型是多指令流单数据流(MISD)处理。这种处理具有流经执行不同指令流的线性处理器阵的相同数据流。第4种是多指令流多数据流(MIMD)处理。这种处理采用多个单元器，每一处理器执行自己的指令流，以处理供给各处理器的数据流。多指令流多数据流(MIMD)处理器可具有若干指令处理单元，因而有若干数据流。

发明内容

根据本发明的一个方面，微控制功能执行单元包含存放微程序的控制存储器和保持多个微程序计算器的微引擎控制器。该单元还包含对指令进行译码的译码逻辑和一个现境事件仲裁器，该仲裁器响应外部标志，判断微控制功能执行单元中可执行的多个线程中的哪一个升级到执行状态。

本发明的一个或多个方面可提供以下一个或多个优点。

微引擎能处理多个硬件线程。每一微引擎保持多个硬件形式的程序计数器和该程序计数器相关联的状态。实际上，相应的多个线程组可在一微引擎上同时工作，但任何时仅有一个线程真正运作。硬件环境对换使任务完成同步。举例来说，2个线程可试图存取相同共用资源。资源完成一个微引擎线程环境所请求的任务时，该资源便回报一通知操作完成的标志。微引擎收到该标志时，便可判定开通哪一线程。

硬件多线程处理可用于使微引擎上的第1线程启动例如存取存储器这种事务。存储器存取期间，若微引擎例如仅具有一个可运作的线程，该微引擎就会休眠直到从存储器返回数据为止。通过在微引擎内利用硬件环境对换，该硬件环境对换使具有独行程序计数器的其他环境能在相同微引擎中执行。因此，第1线程等待存储器送回读出数据的同时，可执行另一线程。这些特征可扩展到微引擎中同时工作的多个线程，以便在数据通路中处理更多工作。

附图简要说明

图1是采用基于硬件的多线程处理器的通信系统的框图。

图2是图1中基于硬件的多线程处理器的具体框图。

图3是图1和图2中基于硬件的多线程处理器所用的微引擎功能单元的框图。

图3-3是图3中微引擎流水线的框图。

图3-4是表示环境切换指令格式的示意图。

图3-5是表示通用寄存器地址安排的框图。

图4是基于硬件的多线程处理器中所用的强化带宽操作用存储控制器的框图。

图4-3是表示图4中SDRAM控制器的仲裁策略的流程图。

图4-4是说明对SDRAM控制器进行优化的好处的时序图。

图5是基于硬件的多线程处理器中所用的等待时间有限的操作用存储控制器的框图。

图5-3是表示对SRAM控制器进行优化的好处的时序图。

图6是图1中处理器的通信总线接口的框图。

说明

体系结构

参照图1，通信系统10包括一并行、基于硬件的多线程处理器12。该基于硬件的多线程处理器12与诸如PCI总线14这种总线、存储器系统16和第二总线18连接。系统10对可分解为并行子任务或功能的任务尤其有用。具体来说，硬件多线程处理器12对那些面向带宽的任务而非面向等待时间的任务有用。硬件多线程处理器12具有多重微引擎22，分别配备可对一任务同时作用和独立工作的多重硬件控制的线程。