[发明专利]半导体集成电路

说明书

本申请是2003年9月11日提交的、申请号为03158127.7、题为“半导体集成电路及其制造方法、相关电路、仪器和程序”的申请的分案申请。

技术领域

本发明涉及一种半导体集成电路，其具有形成在半导体衬底、绝缘衬底或玻璃衬底上的晶体管，并且更具体地说，涉及一种能够在小宽度范围内布局的半导体集成电路，以及一种能够实现此类布局的电路布局设计方法。

背景技术

在显示器件和传感器上通常使用的方法是，用于驱动用于控制显示元件或传感元件的一组晶体管(有源阵列)的外围电路安装在显示区域或检测区域周围，或形成在与有源阵列相同的衬底上(见，例如，以下的专利文献1和2)。为了增大显示区域或检测区域，外围电路处于显示区域或检测区域的周围狭窄的直线区域中。在这样的狭窄区域中形成一种小宽度的外围电路布局，从而能够提供具有增大的显示或检测区域的窄框显示器件或传感器。通过柔性印刷电路(FPC)等将来自外部的信号线和电源线从该器件的框架部分连接到外围电路。因此外围电路的外部连接端子集中在一侧且布局的自由度较低。另一方面，存在相对其他信号线增大电源线宽度的需要，从而在大电流流过电源线时，通过将流过器件中电路的电流集中，限制电压降和功率损耗。

图2示出一电路，用于在多条电源线之间切换，例如包括三条或三条以上电源线的电路。图32示出小宽度区域中此电路的布局的一种可能情况的例子。在该切换电路中，电源线a34有选择地通过栅极信号φ连接到线A32或线B33。由于该电路由两个晶体管10和11组成，栅极30和31每个都具有栅极长度Lg和栅极宽度Wg，且它们在一个方向上对齐以形成小宽度布局。也就是说，长度为Wg且宽度为W的电源线A32和B32纵向对齐地位于栅极30和31的侧面，且长度为2Wg宽度为W的电源线a34位于与栅极30和31相对的位置。每条电源线都由第一金属层形成，并通过触点(未示出)电连接到晶体管10和11体内的有源区。此布局中的布局宽度为一个栅极宽度与两条电源线的宽度的总和(Lg+2W)，该宽度是很小的。为便于说明，将栅极与第一金属层电极之间的间隙设为零。将布局面积大致表示为，(Lg+2W)×2Wg。

图33示出一般可能布局的一个例子，其中，电源线A32和B33从布局的上侧到外端点都是相连的，且电源线a34布线在该布局中。作为内部连接的布线，电源线a34在附图的视角中向下延伸，而不增加布局宽度。同样地，作为连接到外部端点的布线，电源线A32和B33在该图视角下向上延伸。但是，由于路径A32和B33以彼此不交叠的形式延伸，所以将该布局宽度必要地增大一个与电源线宽度W相当的量。从而，布局面积增大到(Lg+3W)×2Wg。

图34示出一种布局的例子，其中栅极30的形成方式为，将其分段且各个分段彼此平行放置。栅极30的布局面积因此而减小。如果不是由平行排列减小了栅极的面积，因为晶体管10的栅极区30的栅极面积Lg×Wg与晶体管11的相同，则栅极区30的长度表示为(Lg×Wg)/(Lg+W)。图34中所示的布局方案中，不含连线延伸部分的布局面积为宽度(Lg+3W)与长度(Wg+(+(Lg×Wg)/(Lg+W))之积，即，(Lg+3W)×Wg×(2Lg+W)/(Lg+W)。如果W＞0，则此面积总是小于图33中所示的面积。但是，在此布局中不能容易地作出改动，因为如果增加电路的复杂程度，则最佳的并联栅极位置会因不同的晶体管而不同。

(专利文献1)

日本专利号No.2697728

(专利文献2)

日本未决专利公开号No.10-133232

如图32到34所示的电路布局方案，都是通常所采用的在小宽度区域内布局的布局方案。但是在这些电路布局中，增大了布局面积或者是因晶体管而定的布局很复杂且不能容易地对布局作出更改。而且，在外部输入/输出端子都集中在一侧使得布局的自由度较低的情况下，延伸的连线增大了布局宽度。

发明内容

根据本发明的一方面，提供了一种半导体集成电路，含有一种结构，其中，电路中包含的晶体管的源极、漏极和栅极位于小宽度区域内，该区域的宽度由以下确定：各组路径中路径数最小的一组路径中的路径数目，所述各组路径的形成方式为对于电路中包括的任何一个晶体管都只通过通路一次且一组中的路径的组合能够覆盖电路的整个电路网络；每个晶体管的源极和漏极的宽度；源极和漏极之间区域的宽度；未结合成公共电极的一些相邻晶体管对的源极和漏极之间区域的宽度；以及电路中包含的晶体管的数目。

附图说明

图1为一示图，示出根据本发明的第一实施例的布局方案；