[发明专利]延时锁相电路

权利要求书

1.一种延时锁相电路，其特征在于：包括延时测试电路(100)、延时锁相输出电路(200)，所述的延时测试电路(100)输出控制总线与延时锁相输出电路(200)连接，时钟信号输入至延时测试电路(100)，生成一系列计数器的计数控制信号输出到延时锁相输出电路(200)；被延时信号或时钟信号输入至延时锁相输出电路(200)，锁相输出电路(200)根据计数控制信号进行延时，输出延时信号。

2.根据权利要求1所述的延时锁相电路，其特征在于：延时测试电路(100)包括由延时锁相模块(301)、触发器(302-1至302-3)、与非门(303)构成的延时电路(300)和由算法电路(401)、逻辑控制电路(402)构成的延时计算电路(400)，其中时钟信号输入至逻辑控制电路(402)，逻辑控制电路(402)通过控制总线分别与算法电路(401)、延时锁相输出电路(200)连接，与非门(303)的出端与逻辑控制电路(402)入端连接，逻辑控制电路(402)根据与非门(303)输出的检测信号生成一系列计数控制信号，分别输入至算法电路(401)、延时锁相输出电路(200)；算法电路(401)通过控制总线与延时锁相模块(301)连接，算法电路(401)激励信号输出端与延时锁相模块(301)、触发器(302-1)、与非门(303)的入端并接，算法电路(401)通过控制总线控制延时锁相模块(301)的延迟时间，算法电路(401)将产生的激励信号输出至延时锁相模块(301)、触发器(302-1)、与非门(303)；延时锁相模块(301)的出端与触发器(302-1至302-3)的入端(CK)并接，触发器(302-1)的出端与触发器(302-2)、与非门(303)的入端并接，触发器(302-2)的出端与触发器(302-3)、与非门(303)的入端并接，延时锁相模块(301)输出激励信号至触发器(302-1至302-3)的CK端，算法电路(401)输出激励信号至触发器(302-1)的D端，激励信号由触发器(302-1)的Q端输出到触发器(302-2)的D端，激励信号由触发器(302-2)的Q端输出到触发器(302-3)的D端，激励信号由触发器(302-2)的Q端输入到与非门(303)的入端，与非门(303)输出检测信号。

3.根据权利要求1所述的延时锁相电路，其特征在于：延时锁相输出电路(200)包括由延时单元(500-1至500-N-1)构成的N极大延时单元电路(500)和由输出单元(600-1至600-N-1)构成的输出单元电路(600)，N为大于1的自然数，延时单元(500-1至500-N-1)的各个入端与延时测试电路(100)连接，被延时信号或时钟依次串连连接延时单元(500-1至500-N-1)，延时单元(500-1至500-N-1)的各个出端分别与输出单元(600-1至600-N-1)的入端连接，延时单元(500-1至500-N-1)在延时测试电路(100)输入的计数控制信号的控制下对被延时信号或时钟进行延时输出至输出单元(600-1至600-N-1)，输出单元(600-1至600-N-1)输出所需的延时信号。

4.根据权利要求1或2所述的延时锁相电路，其特征在于：算法电路(401)采用除法和平均分布算法。