[发明专利]半导体存储装置

说明书

技术领域

本发明涉及一种半导体存储装置，特别涉及具有形成在绝缘膜上的SOI(绝缘体上硅)结构的晶体管的半导体存储装置。特别地，本发明涉及能够通过多个端口进行存取的多端口半导体存储装置的存储单元阵列的配置。

背景技术

在图像数据处理领域等中，为了高速地处理大量的数据，将处理器等逻辑电路和存储装置集成在同一个半导体芯片上的系统LSI被广泛地应用。在这种系统LSI中，由于逻辑电路和存储装置通过芯片上布线相互连接，故能够获得了以下的优点：

(1)信号布线的负荷比端口上的布线要小，能够高速地传送数据/信号，

(2)由于不受管脚端子数的制约，故能够扩大数据的总线宽度，并能够扩大数据传送的带宽，

(3)由于在半导体芯片上集成了各种组成元件，故能够实现小型化的系统，以及

(4)作为形成在半导体芯片上的组成元件，能够配置程序库化的宏，改善设计效率。

由于上述理由等，系统LSI可以广泛地应用于各种领域。作为集成的存储器装置，可以使用动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、以及闪速存储器等非易失性半导体存储装置等。此外，作为逻辑电路，也可以使用进行控制及数据处理的处理器、模拟数字转换电路等模拟处理电路、以及专用的进行逻辑处理的逻辑电路等。

为了实现高速的存储器系统，在该存储装置中有：具有两个端口，并能够从该两个端口分别存取的双端口RAM。在双端口RAM中，从一个存取端口读写数据期间，能够通过另一个存取端口进行数据的读写。

现在，基于SRAM单元的双端口RAM被广泛应用。但是，随着数据处理量的增大，必须增大存储器容量，在文献1(H.Hidaka等，《用于ULSIDRAM的高密度双端口存储单元操作和阵列结构》，ISSCC，第27册，第4期，1992，第610-617页)，以及专利文献2(Y.Agata等，《一种具有双端口交叉存取的DRAM结构(D²RAM)的8纳米随机循环嵌入式RAM宏》，IEEE固体电路杂志，第35卷，第11期，2000，第1668-1672页)中出现了对基于DRAM存储器单元的双端口RAM的记载。

在文献1中所示的双端口RAM中，使用一个电容器和2个晶体管构成1个存储单元。通过将不同端口的位线交替配置，从而减少了由于位线间的电容耦合而引起的噪声。此外，将读出放大器设置在位线的两侧，在读出放大器处，将分割及不分割的位线结合。利用这种位线电容的不平衡，设置存储单元数据的读出电压差，通过两侧的读出放大器，将读出到分割和不分割的位线的各数据并行放大。

在文献1中，采用折叠的位线结构，通过对每条位线设置读出放大器，高密度地配置存储单元，此外，通过将不同端口的位线交替地配置而改善噪声容限。

文献2(Y.Agata等，《一种具有双端口交叉存取的DRAM结构(D²RAM)的8纳米随机循环嵌入式RAM宏》，IEEE固体电路杂志，第35卷，第11期，2000，第1668-1672页)中所示的结构中，同样也采用了2个晶体管/1个电容型的DRAM单元。在文献2示出的结构中，存储单元配置成开放式位线结构，降低读出放大器的配置间距，相应地，降低存储单元尺寸。位线在每个不同端口上交替地配置，当一个端口存取时，将其它端口的位线用作屏蔽线，降低位线间的电容耦合噪声。

在文献2中所示的结构中，为了进行高速地存取，交替地通过两个端口进行存取，将内部的数据传送动作流水线化。此外，为了使写入动作高速化，在传送动作之前向存储单元进行写入，通过进行数据写入后的读出/恢复来缩小写入时间。

此外，在文献3(F.Morishita等，《SOI上的非电容双晶体管随机存取存储器(TTRAM)》，Proc。CICC，2005，第435-438页)和文献4(K.Arimoto等，《用于系统级电源管理统一存储器的可装配增强型T²RAM宏》，Proc.VLSI Symp.)中示出了既能降低功耗又实现高速动作的存储单元结构。

在文献3所示的结构中，以串联连接的两个SOI(绝缘体上硅)晶体管构成存储单元。使用一个晶体管的体区域作为存储节点，使用其他晶体管作为存取晶体管。按照体区域的电位，该用于存储的晶体管的阈值电压发生变化。数据存储用晶体管的源极节点维持在电源电压的电位。读出数据时，通过检测流过存储单元的电流而进行数据的读出。

在文献3所示的存储单元结构中，利用数据存储用晶体管的体区域和控制电极之间的电容耦合而进行数据的写入。