[发明专利]多芯片堆叠结构及其制法

说明书

技术领域

本发明涉及一种半导体结构及其制法，特别涉及一种多芯片堆叠结构及其制法。

背景技术

由于电子产品的微小化以及高运行速度需求的增加，为提高单一半导体封装结构的性能与容量以符合电子产品小型化的需求，半导体封装结构采多芯片模块化(Multichip Module)乃成一趋势，从而借此将两个或两个以上的芯片组合在单一封装结构中，以缩减电子产品整体电路结构体积，并提升电性功能。亦即，多芯片封装结构可通过将两个或两个以上的芯片组合在单一封装结构中，来使系统运行速度的限制最小化；此外，多芯片封装结构可减少芯片间连接线路的长度而降低信号延迟以及存取时间。

常见的多芯片封装结构为采用并排式(side-by-side)多芯片封装结构，其是将两个以上的芯片彼此并排地安装于一共同基板上。芯片与共同基板上导电线路间的连接一般是通过导线焊接方式(wire bonding)达成。然而该并排式多芯片封装构造的缺点为封装成本太高及封装结构尺寸太大，因该共同基板的面积会随着芯片数目的增加而增加。

为解决上述现有技术的问题，近年来使用堆叠方法来安装所增加的芯片，其堆叠的方式按照其芯片的设计，打线制程各有不同，但若该芯片被设计为焊垫集中于一边时，例如记忆卡的电子装置中所设的闪存芯片(flash memory chip)或动态随机存取内存芯片(DynamicRandom Access Memory，DRAM)等，为了打线的便利性，其堆叠方式是以阶梯状的形式进行，如图1A及图1B所示的美国专利第6,538,331号所公开的多芯片堆叠结构(其中该图1B为对应图1A的俯视图)，是在芯片承载件10上堆叠了多个内存芯片，以将第一内存芯片11安装于芯片承载件10上，第二内存芯片12以一偏移的距离而不妨碍第一内存芯片11焊垫的打线作业为原则下呈阶状堆叠于该第一内存芯片11上，另外，于该记忆卡的电子装置中复设有控制芯片(controller)13，其中为节省基板使用空间，是将该控制芯片13堆叠于该第二内存芯片12上，并通过多条焊线15将该些内存芯片11、12及控制芯片13电性连接至该芯片承载件10。

再者，为增加记忆卡的记忆容量，势必伴随增加内存芯片的堆叠数量，如图2所示的美国专利第6,621,155号所公开的多芯片堆叠技术，是在芯片承载件20上以阶状方式堆叠多个内存芯片21、22、23、24，然后再于该些内存芯片21、22、23、24上方接置控制芯片25。

但是，前述现有技术最大缺点为堆叠较多层的芯片时，因其堆叠方式为不断地往一边倾斜，使整个内存芯片堆叠的投影面积不断加大，如此当持续不断朝单一方向以阶梯方式堆叠内存芯片时，于堆叠至一定层数时，内存芯片势必将超出可封装范围，而此时即必须增加封装件的芯片承载件面积以完成芯片堆叠，但增加封装件的面积亦影响到整体电子产品的体积，而有违今日电子产品强调体积小且多功能的特性需求。

况且，一般该控制芯片的平面尺寸远小于该内存芯片的平面尺寸，因此在利用焊线将该控制芯片电性连接至该芯片承载件时，该些焊线势必跨越该控制芯片下方的内存芯片，如此即易造成焊线触碰至内存芯片而发生短路问题，同时增加焊线作业的困难度。

相对地，如将该控制芯片置于芯片承载件上未供接置内存芯片的区域者，又会增加芯片承载件的使用面积，不利整体结构的小型化。

再者，请参阅图3，中国台湾专利号第I255492号公开另一种多芯片堆叠技术，是将多个内存芯片31、32呈阶梯状而堆叠于一芯片承载件30上，并通过焊线36电性连接至该芯片承载件30，再通过一接置于该些内存芯片31、32上的缓冲层37，可供额外的多个内存芯片33、34再以阶状方式接置于该缓冲层37上，之后再于该些内存芯片33、34上接置控制芯片35，从而可在不超出可封装范围的情况下增加芯片堆叠数目。

然而，前述方法仍无法解决在利用焊线将该控制芯片电性连接至该芯片承载件时，焊线跨越该控制芯片下方过多的内存芯片，容易造成焊线触碰至内存芯片而发生短路问题，及增加焊线作业困难度问题；另外此方法所需的焊线长度过长及焊弧过高，不仅增加制造成本且容易导致焊线偏移(wire sweep)问题。

同时，由于前述方法需在芯片堆叠过程中额外增设缓冲层，因而造成制造成本及步骤的增加；再者，因缓冲层的增置，亦导致多芯片堆叠结构的高度无法有效降低，而不利于薄型电子装置(例如Micro-SD卡)的制作。