[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置及其制造方法，尤其涉及具有在沟槽部内形成了栅电极的结构的半导体装置及其制造方法。

关于本申请的优先权申请，申请号为JP2006-353305，半导体装置及其制造方法，2006年12月27日，Yoshikazu Yamaoka Satoshi ShimadaKazunori Fujita Kazuhiro Sasada，将该申请的内容援引到本申请中。

背景技术

以往，公知具有在沟槽部内形成有栅电极的结构的半导体装置。

在以往的半导体装置中，包括：在半导体基板的主表面上形成的沟槽部、在沟槽部的表面上形成的栅绝缘膜、嵌入到由栅极绝缘膜覆盖的沟槽部的栅电极，栅电极的与栅绝缘膜接触的部分的上端形成为比半导体基板的表面的高度低的高度。还有，在栅电极的上表面上形成有与半导体基板的表面的高度相同高度的氧化膜。并且，在栅绝缘膜的上端、氧化膜及半导体基板的表面上形成有屏蔽(screen)氧化膜。通过该氧化膜、屏蔽氧化膜，抑制在离子注入工序中注入的杂质直接注入到栅绝缘膜。由此，可抑制栅绝缘膜的绝缘耐压的降低。

但是，在以往的半导体装置中，为了抑制栅绝缘膜的绝缘耐压的降低，需要形成氧化膜和屏蔽氧化膜，结果，存在制造工艺变得复杂的问题。

发明内容

本发明的第一方面的半导体装置具备：在半导体基板的主表面上形成的沟槽部、在沟槽部的表面上形成的绝缘膜、按照与沟槽部内的绝缘膜接触的方式形成的栅电极、按照与沟槽部邻接的方式形成的源极杂质区域，栅电极的与绝缘膜接触的部分的上端部位于为了形成源极杂质区域而从半导体基板的表面上导入的杂质相对于绝缘膜的粒子射程以上深度的位置，且位于比源极杂质区域的下表面靠上的位置。

附图说明

图1是本发明的第一实施方式的半导体装置的剖面图；

图2是本发明的第一实施方式的半导体装置的俯视图；

图3表示向基板中注入了杂质时的基板中的杂质的密度分布的图；

图4是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖面图；

图5是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖面图；

图6是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖面图；

图7是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖面图；

图8是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖面图；

图9是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖面图；

图10是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖面图；

图11是用于说明本发明的第一实施方式的半导体装置的制造工艺的剖面图；

图12是表示本发明的第二实施方式的半导体装置的结构的剖面图；

图13是表示本发明的第三实施方式的半导体装置的结构的剖面图；

图14是本发明的第一实施方式的第一变形例的半导体装置的剖面图；

图15是本发明的第一实施方式的第二变形例的半导体装置的剖面图。

具体实施方式

(第一实施方式)

在该半导体装置1中，如图1所示，在P^-型硅基板11的上表面上形成有N⁺型嵌入扩散层12。而且，在N⁺型嵌入扩散层12的上表面上形成有构成漏极区域的N^-型外延硅层13。还有，在N^-型外延硅层13的上表面上形成有构成沟道区域的P⁺型扩散层14。并且，在P⁺型扩散层14的上表面上形成有N⁺型源极扩散层15。

而且，按照贯通P⁺型扩散层14和N⁺型源极扩散层15并到达N^-型外延硅层13的方式，形成了具有约0.5μm的宽度W和约1μm的深度D的沟槽部16。另外，在沟槽部16的表面上和N⁺型源极扩散层15的上表面上，形成了具有约1000nm的厚度的栅绝缘膜17。栅绝缘膜17形成在N⁺型源极扩散层15的整个上表面上。在栅极绝缘膜中形成有由后述的砷(As)的离子注入所引起的损坏区域17a。