[发明专利]用于以通过式存储模式操作分级缓存系统的方法和设备

说明书

技术领域

本发明一般地涉及处理在处理器中的可缓存数据。特别地，本申请涉及最小化由于缓存存储失败所引起的处理器中的流水线停顿(pipeline stall)  。

背景技术

现代计算机系统典型地包括若干个集成电路(IC)，包括可被用于处理计算机系统中的信息的处理器。由处理器所处理的数据可以包括由该处理器执行的计算机指令以及由该处理器使用所述计算机指令操作的数据。计算机指令和数据被典型地存储在所述计算机系统中的主存储器中。

处理器典型地通过在一系列小的步骤中执行指令来处理指令。在一些情况中，为了增加处理器处理的指令的数量(并且因此增加处理器的速度)，所述处理器可以被流水线化。流水线是指在处理器中提供单独的级，其中每级执行一个或多个执行指令所必需的小步骤。在一些情况中，流水线(除了其他电路)可以被置于处理器的一部分中(称为处理器内核)。一些处理器可以具有多个处理器内核，并且在一些情况中，每个处理器内核可以具有多条流水线。当处理器内核具有多条流水线的情况下，指令组(称为发布组)可以被发布至多条并行的流水线并由每条流水线并行执行。

作为在流水线中执行指令的一个实例，当第一指令被接收时，第一流水线级可以处理该指令的一小部分。当第一流水线级已经完成对该指令的一小部分的处理之后，第二流水线级可以开始处理所述第一指令的另一小部分，而第一流水线级接收并开始处理第二指令的一小部分。因此，所述处理器可以同时(并行地)处理两个或更多个指令。

为了提供对数据和指令的更快访问以及处理器的更好利用，处理器可以具有若干个高速缓存。高速缓存为一典型地小于主存储器的存储器，并且被典型地在与处理器相同的管芯(即，芯片)上制造。现代的处理器典型地具有若干级高速缓存。位于最接近处理器的内核的最快高速缓存被称为一级高速缓存(L1缓存)。除了L1高速缓存之外，处理器典型地具有二级、更大的高速缓存，称为二级高速缓存(L2缓存)。在一些情况中，所述处理器可以具有其他的、附加的高速缓存级别(例如L3高速缓存和L4高速缓存)。

在传统的处理器中，数据高速缓存(L1 D-高速缓存)以“存入式(Store In)”方式操作，一般意味着存储数据的副本被写入至D高速缓存中。遗憾地，在存入式高速缓存中，流水线停顿在存储丢失的情况下频繁发生(意味着存储指令针对的数据线的副本不在D高速缓存中)。当从高级别高速缓存中提取目标线的副本，作为得到的读-改-写操作的一部分存储至D高速缓存时，停顿发生。进一步地，D高速缓存线由于存储经常只写不读(至少在一段时间)的数据而被浪费地占用，从而导致更多的丢失。

因此，存在用于处理利用高速缓存存储器的处理器中的数据的改进方法和设备的需要。

发明内容

本发明一般地提供用于以通过式存储(store-through)模式操作分级高速缓存系统的改进的方法和设备。

一个实施方式提供一种用于以通过式存储模式操作分级高速缓存系统的方法，所述高速缓存系统至少包括能被流水线化执行单元访问的一级(L1)数据高速缓存和二级(L2)高速缓存。该方法一般地包括：通过所述流水线化执行单元接收存储指令以及待存储在目标存储器地址的存储数据，以及如果包含目标存储器地址的高速缓存行没有被包含在L1数据高速缓存中，则在不停顿流水线化执行单元的情况下发送将存储在L2高速缓存中的存储数据。

一个实施方式提供一种集成电路设备，一般地包括一级(L1)数据高速缓存、二级(L2)高速缓存以及具有流水线化执行单元的至少一个处理器内核，所述流水线化执行单元被配置成接收存储指令以及将在目标存储器地址中存储的存储数据。高速缓存控制电路被配置成如果包含目标存储器地址的高速缓存线没有被包含在L1数据高速缓存中，则在不停顿流水线化执行单元的情况下发送将在L2高速缓存中存储的存储数据。

一个实施方式提供一种系统，一般地包括具有一级(L1)数据高速缓存和二级(L2)高速缓存的处理器设备、至少三级高速缓存以及高速缓存控制电路。所述处理器设备具有至少一个处理器内核，所述处理器内核具有流水线化执行单元，该流水线化执行单元被配置成接收存储指令以及待存储在目标存储器地址的存储数据。高速缓存控制电路被配置成：如果包含目标存储器地址的高速缓存线没有被包含在L2数据高速缓存中，则以L3通过式存储模式发送将存储在L3高速缓存中的存储数据。

附图说明