[发明专利]一种数字锁相环

说明书

技术领域

本发明涉及一种数字锁相环，具体地说，涉及一种不具有物理反馈信号的数字锁相环(PLL)。

背景技术

在PLL的设计中，关键的问题是鉴相器的设计，由于它包括限制PLL的性能的多种因素。典型的常规模拟PLL的构造如图1所示。在该图中，鉴相器确定了两个相位信号之间的差，一个是反馈信号，而另一个是参考信号。所述鉴相器的输出反馈到滤波段，例如，该滤波段可以仅为P型(比例)，但典型的是PI型(比例-积分)以提供给所谓的II型PLL。滤波器供应给控制振荡器，图1为一个压控振荡器或流控振荡器。由该控制振荡器产生的频率被分频并反馈到相位的输入。

通常采用Black公式对这样的锁相环或PLL进行分析以便分析闭环的带宽、过冲量、峰值等等。

模拟PLL具有许多限制，相对而言数字PLL拥有更好的性能。这是由数字PLL的不同特性产生的。在数字PLL中，相位信号被采样并用于控制数字控制振荡器或DCO。

数字PLL具有许多优点，包括简单且精确的保存。如果没有可用的参考信号，数字PLL能使用它的当前的或历史的DCO设置以维持相同的输出频率，而在数字控制值上没有任何误差。数字PLL通常依靠其时钟信号的稳定性来实现于此，该信号将主要来自晶体振荡器。模拟PLL在它们的结构中有其它很少稳定的元件来依靠。

数字PLL在10MHz级中不难提供极限的带宽，但这对于模拟PLL是很困难的。数字PLL要依靠于其时钟的稳定性。

数字PLL能够处理超低的输入频率，比如1Hz。模拟PLL将在鉴相器、电荷泵等上引入许多噪声，而这些来自模拟元件的所有噪声将被折回到小的频带中。数字PLL的晶体的噪声也将被返回，并以绝对大小更低的被保持。典型的数字PLL许多地方看起来很像模拟PLL，如图2所示。采样单元把输入提供到鉴相器，而鉴相器依次地把信号提供到数字滤波器，DCO和频率合成器。然而，在采样处理过程中数字PLL易受到被附加到反馈信号上的额外的噪声的影响。

美国专利号5,602,884、7,006,590、和5,905,388公开了一般的现有技术电路的例子。

发明内容

根据本发明的第一个方面，这里提供了一种数字锁相环，所述数字锁相环包括：一个用于产生参考信号的相位的数字表示的相位获取单元；一个具有第一输入用于从所述相位获取单元的输出接收或导出的数字信号的数字鉴相器；一个用于过滤所述数字鉴相器的输出的数字环路滤波器；一个用于在所述数字环路滤波器的控制下产生输出信号的数字控制振荡器；和一个用于从所述数字控制振荡器的输出提供第二输入到所述数字鉴相器的数字反馈回路。

根据本发明的另一个方面，提供了一种跟踪参考信号的方法，该方法包括产生参考信号的相位的数字表示；用数字控制振荡器生成输出信号；和将所述数字控制振荡器的输出的数字相位与参考信号的数字表示进行比较，以产生用于数字控制振荡器的控制信号。

附图说明

现在，将结合所附参考的附图仅通过举例来更详细地描述本发明，其中：

图1是传统模拟PLL的方框图；

图2是传统数字PLL的方框图；

图3是具有相位获取和所有数字环的数字PLL的方框图；和

图4是具有以软件实现的数字环的数字PLL的方框图。

具体实施方式

再次参考图2，频率合成器10的输出经过采样单元D-型触发器12到达鉴相器14的输入，该鉴相器14是具有正负输入的检测器。可以观察到来自频率合成器10的反馈信号实际上是DCO 16的输出的接近的微分(close derivative)。

因此，能够产生相位反馈信号不作为实频率，但作为数字字，通过取得DCO相位(频率)值和乘/除它以在直接数学运算中把它映射到另一个相位(频率)，乘以一个(分)数，这与被一个分数除是一致的。如果如此操作，在PLL的输入上的相位比较必须利用来自获取输入信号的相位的块的信号来执行，并与反馈相位字相比较。

实反馈信号的采样实际上不生成信息，而最多也只不过会增加噪声。由DCO产生的实信号从数字字域变为实物理信号域，并在信号再次变为数字字时被采样并返回为数字域。实际上，两个域的转换通常是为了使噪声误差尽可能减小而设计的。根据本发明的实施例，自从两个转换不再引入困难的设计问题，两个域转换就被完全删去，使得电路设计更为简单。取而代之的是该过程全部在数字领域操作，在该数字领域中许多操作可以简单且准确无误地实现。