[发明专利]一种利用CMOS晶体管设计的模拟概率同效门电路

说明书

本发明涉及一种应用于集成电路设计中概率计算电路，特别是一种利用CMOS晶体管设 计的模拟概率同效门电路。

〔技术领域〕

本发明涉及信号与信息处理及集成电路设计领域。

〔背景技术〕

在数字通信系统中，为了克服信道干扰，一般都采用纠错码编解码器。纠错码的解码从 数学角度看有代数解码和概率解码两种方式。从电路实现形式上看一般都采用数字电路实现 纠错码解码器。数字电路与代数解码配合得很好，但对于概率解码用数字电路实现起来比较 复杂。

用模拟电路实现纠错码的解码，其数学基础是概率解码算法，动机主要有以下几方面： 一是随着通信速率的提高，用数字电路实现的纠错码解码器越来越不能满足速度的要求，需 要充分利用模拟电路高速的优势；二是由于通信中特别是移动通信中要求低功耗，需要通过 新型的电路设计减少电路功耗。三是一直以来，我们都知道代数编解码理论与数字VLSI之间 配合得很好。通用的数字电路(二进制存储单元和逻辑门)适于有限域的代数运算。然而， 这种配合在类似于维特比解码中所用的概率解码技术中却不合适。事实上，实现高速的维特 比解码器要比相同比特率的BCH解码器大相当多的芯片面积。这种情况在Turbo码和低密度 校验码中更加突出。首先，维特比解码中的最小和算法被和积算法取代，特别是等同于贝叶 斯网络中的概率传播，更加不适合于数字电路的实现。其次，解码有迭代过程(相同的计算 重复多次)，使得要进行很多的操作，用数字电路实现很繁琐。

因此需要考虑用模拟电路实现概率解码，关键是基于合适的算法和设计相应的单元模拟 电路。和积算法适于用模拟VLSI实现，这种模拟解码器的一个主要优点是迭代没有了，解码 器只是一个异步的电子网络。

本发明的优点是，基于和积算法设计了一种采用MOS管的模拟概率同效门单元电路，利 用这个单元电路以及其它种类的概率门电路可以构造Turbo码，卷积格码，低密度校验码等 类似码的模拟解码器。

一般而言，模拟电路对器件的偏差敏感，易受噪声的干扰，受温度的影响，电路设计复 杂。但如果充分利用晶体管的非线性，通过系统设计，达到整体的精确，而局部或单个器件 的不精确，并不影响整个电路工作的精确性。同时由于是直接把和积算法映射到晶体管电路， 电路本身具有相应的网格结构，便于模块化设计，减少了模拟概率解码器的LSI实现的设计 复杂程度，为解码器的实用化创造了条件。

〔发明内容〕

本发明的内容是：利用MOS晶体管处于亚阈值模式时的特性，设计出用于概率传播计算 的各种概率门电路。概率同效门与数字电路中的逻辑同效门相对应，逻辑同效门的输入输出 是代表逻辑值0或1的电压信号，概率同效门的是输入输出是代表概率值的电流信号。

代数解码器首先要把接收的解调信号(代表0，1值的实际波形信号，也称为软比特信号)， 通过判决电路，判决出是0或1，以电压形式输出，称为硬比特信号，再通过各种数字逻辑 电路，进行解码。缺点是判决时仅利用采样点进行判决，存在误差，解(译)码速度慢，功 耗大，且对于需要迭代译码时，用数字电路不易实现。

概率译码是直接利用接收到的软比特信号进行通过概率门进行概率计算实现译码，译码 完成后，再利用判决电路，判决出硬比特信号，提供给后级的数字电路。概率译码采用模拟 电路实现，计算时类似于滤波电路，速度快，功耗低，对于迭代计算容易实现，且抗干扰能 力不比相应的数字电路差。

概率同效门可形成固定的模块，在设计译码电路时可像利用逻辑同效门设计数字电路一 样方便，克服了模拟电路设计烦琐的弊端。

〔具体实施方式〕

本发明的目的是通过以下技术方案实现的：主要由电流输入、输出电路和模拟乘法器电 路等组成。利用输入、输出的电流值大小代表输入、输出的概率值，通过电路的不同结构形 式实现概率的同效计算。利用CMOS晶体管器件，设计了代表X路、Y路的电流输入电路，代 表Z路的电流输出电路，以及利用电流值进行概率同效计算的模拟电路。在功能上实现输出 的概率值是两路输入概率值的同效结果。

本发明的优点是：

1.模拟乘法器单元的MOS管工作于亚阈值状态，电压和电流之间具有类似于双极性三 极管的指数特性。实现乘法的电路结构简单，利用一个MOS管就可实现两路电流的乘法关系。

2.由于是利用单管实现乘法计算，在芯片设计时，占用的芯片面积小，设计相对简单， 便于大规模集成电路的实现。