[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法。

背景技术

大部分互补金属氧化物半导体(CMOS)器件包括由多晶硅形成的栅极。如果栅极由多晶硅形成，则不管它们大小如何，都不可避免地形成耗尽层。当半导体器件的集成度不高时，可以形成相对较大的多晶硅栅极。因此，即使形成耗尽层，也可以忽略电特性的降低。

然而，随着半导体器件的高度集成，栅极大小也进一步缩小，从而使得在栅极中形成的耗尽层的影响相对较大。耗尽层是使半导体器件的性能降低的一个因素。也就是说，耗尽层被认为是在使用多晶硅的半导体器件中的重要问题。已提出将金属栅极作为用于防止由耗尽层造成的半导体器件性能降低的一种途径。

然而，当形成金属栅极时，一般难以执行金属蚀刻。因此，并非执行先加工栅极工艺(即通过光刻首先直接形成栅电极)，可以执行代替的栅极工艺，即在牺牲层中的沟槽和具有金属的沟槽中定义栅极区域。然而，这种代替的栅极工艺可能具有未对准的问题。

发明内容

本发明的实施例提供一种半导体器件及其制造方法，该半导体器件可以防止或减少通过使用多晶硅电极产生的耗尽层所可能引起的故障。

在一个实施例中，一种半导体器件包括：半导体衬底，其包括源极/漏极区域和在所述源极/漏极区域之间的沟道；在该沟道上的栅极氧化层图案；在该栅极氧化层图案上的金属氮化层图案；在该金属氮化层图案上的硅化物；以及在该栅极氧化层图案、该金属氮化层图案和该硅化物侧面上的间隔物。该金属氮化层图案是该硅化物厚度的1/4至1/2(例如1/3至1/2)。

在附图和以下描述中将阐述一个或多个实施例的细节。通过描述和附图以及权利要求书，其它特征将是明显的。

附图说明

图1至4是说明根据本发明实施例的半导体器件的制造方法的横截面图。

图5是根据本发明实施例的半导体器件的横截面图。

具体实施方式

现在详细参考本发明公开的实施例，在附图中说明本发明的实例。

图1至4是说明根据本发明实施例的半导体器件的制造方法的横截面图，图5是根据本发明实施例的半导体器件的横截面图。

参考图1，通过已知方法在半导体衬底10上生长或沉积栅极氧化层20。栅极氧化层20可以包括热生长的二氧化硅或高介电常数(高k)氧化物(例如氮氧化硅、氮化硅、二氧化铪等)，其可以被热生长(例如，通过几乎同时对硅进行氧化/氮化，或通过对被溅射的铪进行氧化)或沉积(例如，通过化学气相沉积)。可以在沉积处理之后对所沉积的栅极氧化层20进行热退火。在另一实施例中，栅极氧化层20可以包括双层结构，例如在上面覆盖有高k氧化物以及在下面有二氧化硅缓冲层。

在该栅极氧化层20上依次形成金属氮化层30和多晶硅层40。该金属氮化层30可以包括金属氮化物，所述金属氮化物在典型的处理条件下粘附到该栅极氧化层20下面，并提供足以最小化或减小该下层沟道中的任一耗尽层的栅电极运行功能。例如，该金属氮化层30的分子式为MNx，其中x至少为1且一般约是2，M是可以形成导电氮化物的难熔金属和/或过渡金属。在各种实施例中，M可以是钴、镍、钨、钼、钛、铪或钽，但优选地是提供高导电性氮化物的金属(诸如钴)。通常，该金属氮化层30的厚度为可以通过反应离子蚀刻(RIE)工艺等容易地进行干蚀刻。为此，该金属氮化层30的厚度可以是该多晶硅层40的厚度的1/3至1/2。可选择地或另外地，该金属氮化层30的厚度范围可以从约20nm到约30nm，和/或该多晶硅层40的厚度范围可以从50nm到约100nm。

参考图2，将光致抗蚀剂(未示出)涂覆在该多晶硅层40上，并且利用曝露装置例如分档器(stepper)将光致抗蚀剂图案投射到该光致抗蚀剂上。对于所投射的光致抗蚀剂图案(未示出)进行显影以形成光致抗蚀剂图案(未示出)。接着，对于该多晶硅层40、该金属氮化层30和该栅极氧化层20依次进行干蚀刻以分别形成多晶硅层图案41、金属氮化层图案31和栅极氧化层图案21。根据蚀刻条件，该干蚀刻操作可以同时蚀刻该多晶硅层40和该金属氮化层30，或可以依次蚀刻该多晶硅层40和该金属氮化层30。