[发明专利]具有前馈分频器的自适应带宽锁相环

说明书

技术领域

本发明的各实施例一般涉及锁相环。

背景技术

锁相环(PPL)通常在集成电路芯片和系统中使用以生成具有与称为基准信号的输入信号相关的频率和相位的信号。基准信号一般是时钟信号。PLL的输出信号一般也是被“锁定”到输入基准时钟信号的时钟信号。PLL在包括微处理器、通信及其它电子装置的很多种芯片中使用。

典型的PLL包括鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LF)(可以是低通滤波器)、压控振荡器(VCO)以及分频器电路。PFD将基准信号的相位与来自分频器电路的反馈信号进行比较。取决于基准信号和反馈信号的相位的关系，PFD将信号提供给CP，该信号指示CP增大或减小通过LF至VCO的电压。LF可将信号积分以使其平滑。将平滑的信号提供给VCO。VCO的频率取决于来自LF的电压信号而增加或减小。VCO的输出通过环路中的分频器被反馈给PFD，环路使VCO的输出信号具有与基准信号成比例(或相等)并同相的频率。

很多PFD可对频率差作出响应，这增加了可允许输入的锁定范围。某些PLL包括基准时钟信号和鉴相器的基准输入之间的分频器电路。在某些设计中，有PFD的两个输出：一个具有使CP增大至VCO的电压的上升信号(up signal)，而另一个具有使CP降低至VCO的电压的下降信号(down signal)。

自适应带宽PLL指与工作频率成比例地缩放其动态特性(dynamics)，而在很大程度上不管处理、电压和温度(PVT)变化的一类PLL。

现今模拟PLL设计者面临的挑战之一是环VCO频率范围的减小。因为电源电压缩小到1.2V(伏特)以下，所以VCO控制电压的可用范围显著收缩。另一方面，PLL应用空间继续扩大，从而甚至要求单个PLL的更宽的频率范围。

发明内容

在某些实施例中，一种芯片包括第一和第二子锁相环(子PLL)，该第一和第二子PLL包括提供第一和第二VCO输出信号的第一和第二压控振荡器(VCO)，以及将第一和第二VCO输出信号的第一和第二频率按第一和第二分频因数进行分频的第一和第二前馈分频器电路。该芯片还包括用于选择第一和第二分频因数的锁相环控制电路。

在某些实施例中，PLL控制电路响应于第一和第二输出时钟信号以及对第一和第二VCO的第一和第二前馈电压信号输入来选择第一和第二分频因数。

在某些实施例中，一种方法包括向第一和第二子锁相环(子PLL)的第一和第二压控振荡器(VCO)提供压控信号。该方法还包括输出第一和第二VCO输出信号及来自第一和第二VCO的第一和第二前馈分频器电路；将第一和第二VCO输出信号的第一和第二频率按照第一和第二分频因数进行分频；以及选择第一和第二分频因数。

在另外的实施例中，一种芯片包括携带输入时钟信号的至少一个导体和双锁相环(PLL)。该双PLL包括第一和第二子锁相环(子PLL)，该第一和第二子PLL包括提供第一和第二VCO输出信号的第一和第二压控振荡器(VCO)以及将第一和第二VCO输出信号的第一和第二频率按照第一和第二分频因数进行分频的第一和第二前馈分频器电路；以及用于选择第一和第二分频因数的锁相环控制电路。

描述并要求保护了其它实施例。

附图说明

通过参考以下用于说明本发明的实施例的描述和附图可理解本发明。然而，本发明不限于这些附图的细节。

图1是包括具有可在本发明的某些实施例中使用的组件的锁相环的系统的框图。

图2是对于分频因数N的不同值，log f_VCO与log f_OUT的关系线的图形表示。

图3是根据本发明的某些实施例的双锁相环的框图表示。

图4是对于分频因数N的不同值，log f_CTRL与log f_OUT的关系线的图形表示。

图5是本发明的某些实施例中可使用的鉴频鉴相器、电荷泵及环路滤波器的框图。

图6是图5的电荷泵的框图表示。

图7是图5的环路滤波器的框图表示。

图8是图5的压控振荡器的框图表示。

图9是根据某些实施例的具有扫描链电路的双锁相环的例子的芯片布图的框图表示。

图10是包括根据某些实施例的向电路提供内部时钟信号的双锁相环的芯片框图。

具体实施方式