[发明专利]半导体器件

说明书

本申请要求享有在2006年12月29日提交的韩国专利申请No.10-2006-0137352的权益，在这里将其全部作为参考。

技术领域

本发明涉及一种半导体器件及其制备方法，尤其涉及一种具有在栅极侧壁处形成的间隔垫图案的半导体器件及其制备方法。

背景技术

随着半导体器件已经更加高度集成，图案之间的间隔可变得更窄。因此，以用于层间绝缘的层间绝缘层填充间隔可能变得更加困难。

在其中可以最小线宽和间距形成半导体器件的半导体器件单元阵列中，用于器件隔离层的沟槽区域的线宽和字线之间的距离可变得迅速降低。由于在字线侧壁处形成的间隔垫图案，字线之间的距离可能显著降低到不能容易地实现间隙填充的程度。

当填充沟槽区域或字线之间的间隙时，间隙填充可能显著受到间隙的宽度和深宽比的影响。当深宽比为4∶1或更大且间隙宽度为100nm或更小时，可能不能完全填充间隙，并且可产生孔隙。

在闪存器件中，由于其结构特征，字线可具有大的垂直尺寸，其结果是字线之间间隙的深宽比可比其它器件大。而且，由于字线具有字线上部宽度大于字线下部宽度的轮廓，字线之间的间隙在临近衬底的区域处可能是狭窄的，由此不能完全间隙填充层间绝缘层，并且因此，可产生孔隙。

图1和2是示出制备现有技术半导体器件的方法的剖视图。

参考图1，包括多个栅极的栅极图案12可在半导体衬底10上形成。可彼此一致的第一绝缘层24和第二绝缘层26可在其上可形成栅极图案12的衬底上形成。

第一绝缘层24可能由氧化物和正硅酸乙酯(TEOS)构成，其可通过栅极图案12侧壁的氧化获得，而第二绝缘层26可能由硅氮化物构成。

参考图2，为了在栅极图案12侧壁处形成间隔垫图案26s，可各向异性地蚀刻第二绝缘层26。可通过在具有高选择性的蚀刻条件中蚀刻第二绝缘层26，同时使用第一绝缘层24作为蚀刻防止层，形成间隔垫图案26s。

当可将在栅极图案12处的栅极的线宽和栅极之间的距离降低到90nm或更小时，可在具有300nm或更大高度的栅极之间形成具有高深宽比的间隙。尤其，在临近栅极之间的衬底的区域，由于间隔垫图案26s的结构特征，可使栅极宽度显著降低。

因此，如果形成层间绝缘层28，可能不能以层间绝缘层28完全填充由在栅极图案12的相对栅极处的间隔垫图案26s之间确定的间隙，其结果是可能产生孔隙30。

如果在半导体衬底上将栅极图案12的栅极排成一行，以便电极彼此平行，则可能在栅极之间产生孔隙，同时孔隙可能与栅极平行。因此，如果在各自栅极之间形成通过层间绝缘层28连接到半导体衬底的接触图案，则导电膜可渗入到孔隙30中。因此，可能在接触图案处发生短路。

发明内容

实施例涉及一种半导体器件及其制备方法，尤其涉及一种具有在栅极侧壁处形成的间隔垫图案的半导体器件及其制备方法。

实施例可涉及一种在构成栅极图案的栅极之间的层间绝缘层中基本上没有孔隙产生的半导体器件及其制备方法。

实施例涉及一种具有在构成栅极图案的栅极侧壁处在可能填充层间绝缘层的间隙区域中形成的小深宽比的间隔垫图案的半导体器件及其制备方法。

根据实施例，半导体器件可包括在半导体衬底上形成的包括多个栅极的栅极图案、在包括栅极图案的衬底的表面，例如整个表面上形成的阻挡绝缘层、和在由阻挡绝缘层包围的各自栅极的相对侧壁区域处形成的间隔垫图案，使得间隔垫图案具有小于各自栅极的高度。

根据实施例，制备半导体器件的方法可包括：在半导体衬底上形成包括多个栅极的栅极图案；在包括栅极图案的衬底的表面，例如整个表面上形成阻挡绝缘层；在可形成阻挡绝缘层的衬底表面，例如整个表面上形成间隔垫绝缘层；以及在各自栅极的相对侧壁区域处形成间隔垫图案，使得间隔垫图案具有小于各自栅极的高度。

根据实施例，形成间隔垫图案可包括：在间隔垫绝缘层上形成掩模图案，使得掩模图案以预定宽度从各自栅极侧壁处的阻挡绝缘层延伸，以及使用掩模图案作为蚀刻掩模各向异性地蚀刻间隔垫绝缘层。

附图说明

图1和图2是示出制备现有技术半导体器件的方法的截面工艺过程图；

图3是示出根据实施例的半导体器件的截面视图；

图4到图6是示出根据实施例的制备半导体器件的方法的截面工艺过程图。

具体实施方式