[发明专利]降低误纠概率的纠错电路和方法和包括该电路的存储设备

权利要求书

1.一种存储设备，包含：

错误校验和纠正(ECC)编码器，配置成根据信息数据和生成多项式生成允许h位纠错的校正子数据，其中，“h”是2或大于2的整数，该编码器进一步配置成输出编码数据，该编码数据包括信息数据和校正子数据；和

耦合成接收该编码数据的ECC解码器，该ECC解码器配置成在第一操作模式下，根据编码数据检测关于信息数据中的最多(h-j)位的错误位置，其中，“j”是1或大于1的整数。

2.根据权利要求1所述的存储设备，其中，“j”是1。

3.根据权利要求1所述的存储设备，其中，该ECC解码器包含：

分校正子发生器，配置成利用该编码数据生成至少两个分校正子；

系数计算器，配置成利用至少两个分校正子计算错误位置方程的系数；和

错误位置检测器，配置成根据该系数检测该错误位置。

4.根据权利要求3所述的存储设备，其中，ECC解码器进一步包含纠错器，配置成根据所检测到的错误位置纠正编码数据。

5.根据权利要求3所述的存储设备，其中，该ECC编码器包含奇偶校验位发生器，配置成生成关于编码数据的第一奇偶校验位，

其中，该ECC解码器进一步包含奇偶校验器，配置成利用该编码数据生成第二奇偶校验位，并且将第二奇偶校验位与第一奇偶校验位相比较，和

其中，该第一和第二奇偶校验位的每一个是偶数奇偶校验位和奇数奇偶校验位之一。

6.根据权利要求1所述的存储设备，进一步包含存储器核心，该存储器核心与ECC编码器和ECC解码器耦合，该存储器核心被配置成存储编码数据。

7.根据权利要求6所述的存储设备，其中，该存储器核心包含电可擦除可编程只读存储(EEPROM)单元。

8.根据权利要求7所述的存储设备，进一步包含与ECC解码器耦合的主机接口和逻辑单元，该主机接口和逻辑单元被配置成将从存储器核心中读取的编码数据和错误位置数据发送到主机，

其中，该主机被配置成根据错误位置数据纠正编码数据。

9.根据权利要求1所述的存储设备，其中，该ECC解码器被进一步配置成在第二操作模式下，根据编码数据检测关于信息数据中的最多“h”位的错误位置，其中，该ECC解码器响应从主机接收到的操作模式信号，在第一操作模式或第二操作模式下操作。

10.根据权利要求9所述的存储设备，其中，该ECC解码器包含：

模式设置器，配置成响应操作模式信号设置操作模式，并生成控制信号；

分校正子发生器，配置成利用该编码数据生成至少两个分校正子；

系数计算器，配置成根据控制信号，利用至少两个分校正子计算第一错误位置方程的系数或第二错误位置方程的系数；和

错误位置检测器，配置成根据从系数计算器输出的系数检测错误位置。

11.根据权利要求10所述的存储设备，其中，该ECC解码器进一步包含纠错器，配置成根据所检测到的错误位置纠正编码数据。

12.根据权利要求9所述的存储设备，进一步包含存储器核心，该存储器核心与ECC编码器和ECC解码器耦合，该存储器核心被配置成存储编码数据。

13.根据权利要求12所述的存储设备，其中，该存储器核心包含电可擦除可编程只读存储(EEPROM)单元。

14.一种纠错方法，包含：

根据信息数据和生成多项式生成允许h位纠错的校正子数据，其中，“h”是2或大于2的整数；

将编码数据存储在存储器中，该编码数据包括信息数据和校正子数据；

从存储器中读取编码数据；

根据编码数据检测关于信息数据中的最多(h-j)位的错误位置，其中，“j”是1或大于1的整数；和

根据所检测到的错误位置纠正编码数据。

15.根据权利要求14所述的纠错方法，其中，该检测错误位置包含：

利用该编码数据生成至少两个分校正子；

利用至少两个分校正子计算错误位置方程的系数；和

根据该系数检测该错误位置。