[发明专利]集成电路中存储器电路及其控制方法

说明书

技术领域

本发明是关于一种存储器的内定值存储单元电路及其控制方法，其中内定值存储单元是用以储存存储器的初始参数；诸如电源供应参数或是修补区块地址等等。内定值存储单元可以是任何型态的非易失性存储器；诸如浮动栅极存储器、撷取式存储器以及相变存储器等等。

背景技术

请参阅图1，其为一种常用存储器电路的电路图。在图1中，存储器电路1是由一PMOS晶体管M1、一电容CL、一NMOS晶体管M2、一锁存器10、一NOR逻辑门NR1、一NMOS晶体管M3、以及一内定值存储单元M4所构成，其中锁存器10是由反相器IV1与IV2彼此反向并联而形成。

在存储器电路1中，PMOS晶体管M1的源极连接于一电压源VDD、栅极连接于一重置信号FRESETB、漏极连接于电容CL的一端以及反相器IV1的输入端。NMOS晶体管M2的漏极连接于内定值存储单元M4、栅极连接于一偏压信号BIAS、源极连接于反相器IV2的输出端。NOR逻辑门NR1的第一输入端连接于一控制信号FPGMB、第二输端连接于反相器IV1的输出端与IV2的输入端、输出端连接于NMOS晶体管M3的栅极。NMOS晶体管M3的漏极也连接于内定值存储单元M4，而内定值存储单元M4的控制端则连接于一字线信号FWL。

图2为图1的存储器电路中各信号的时序图，以下通过同时参考图1和图2而说明存储器电路1的操作方式：当电压源VDD为高电位时，一外部信号POR(图1中未示出其来源)也为高电位，重置信号FRESETB为低电位，使得PMOS晶体管M1开启，此时电容CL被预充电至节点FD达到高电位VDD，因此偏压信号BIAS升高且字线信号FWL也提升，内定值存储单元M4的一端连接到地GND，存储器电路1进入读取模式，以读取内定值存储单元M4中的值。

根据存储器的位数，存储器中具有相对应数量的上述存储器电路1，通过对所有的存储器电路进行上述操作，便能够完成对所有配置的存储器的读取，确定存储器的初始状态。

然而，在所有的存储器电路中只有一个是参考存储单元电路，其余则为一般存储单元电路。一般来说，一般存储单元电路中的单元电流都比参考存储单元电路中的存储单元电流更大，且参考存储单元电路中的锁存器也比一般存储单元电路中的锁存器更稳固，因此可以确保参考存储单元电路的交换(Swap)慢于一般存储单元电路的交换。

然而，作为内定值存储单元的晶体管，会因为工艺而使得本身的阈值电压(Threshold Voltage，VT)产生如图3所示的分布。因此，若是参考单元存储电路的内定值存储单元晶体管的VT值较小(落在图3的左端)，则在存储器的开启时，便会因为字线信号FWL关闭一般存储单元电路，而使得VT值较大(落在图3的右端)的一般存储单元电路在检测时被判定为失效(Fail)。

因此，申请人鉴于已知技术中所产生的缺失，经过悉心试验与研究，并一本锲而不舍的精神，终构思出本发明“集成电路中存储器的控制方法及其电路”，以下为本发明的简要说明。

发明内容

本发明目的是提供一种集成电路中存储器的控制方法，该集成电路包括多个一般存储器及一参考存储器，该控制方法包括步骤如下：(a)读取处于一电源启始程序中的一般存储器；(b)检测是否有任何一般存储器为非空白；及(c)若有至少一个一般存储器为非空白，则编程该参考存储器，直到所有的一般存储器都被读取为空白为止。

本发明另一方面提出一种存储器电路，其具有包括多条字线的一存储器阵列，包括：多个一般存储器，耦合于多个感测放大器，及多个参考存储器，耦合于该多个感测放大器，其中当至少一个一般存储器为非空白时，至少一个参考存储器会被编程，直到所有的一般存储器被读取为空白为止。

本发明通过下列附图及详细说明，使之被进一步了解。

附图说明

图1为一种常用存储器电路的电路图；

图2为图1的存储器电路中各信号的时序图；

图3为图1的内定值存储单元的晶体管阈值电压分布图；

图4为本发明所提出的存储器电路的方块图；及

图5为图4的存储电路的控制方法的流程图。

具体实施方式

请参阅图4，其为本发明所提出的存储器电路的方块图。虽然本发明所提出的存储器电路是由多个一般存储单元电路与一个存储参考单元电路所构成，但在图4的实施例中是以一个一般存储单元电路与一个参考存储单元电路所构成的存储器电路来代表。