[发明专利]具有高耐压MOSFET的半导体器件及其制造方法

权利要求书

1.一种半导体器件，其特征在于，

在半导体衬底上具有元件分离区、利用所述元件分离区分区的激活区和形成在所述激活区的至少1个分区的高耐压用激活区的高耐压MOSFET，

所述高耐压MOSFET具有：

形成在第1导电型的所述高耐压用激活区的沟部；

形成在夹住所述沟部的两侧的所述高耐压用激活区的上表面，并按与第1导电型相反的第2导电型注入杂质的2个多晶硅层；

位于夹住所述沟部的两侧，并对所述多晶硅层的下部的所述高耐压用激活区的表面按所述第2导电型注入杂质的2个杂质扩散漂移层；以及

以栅极氧化膜为中介，形成在所述沟部的底面和侧面以及所述各多晶硅层的靠近所述沟部侧的邻近区的所述沟部侧的端面和上表面的栅极，

在所述2个多晶硅层的不受所述栅极覆盖的所述邻近区以外的部分，分别形成源极区和漏极区。

2.如权利要求1中所述的半导体器件，其特征在于，

所述沟部的离开所述高耐压用激活区的表面的深度，比所述杂质扩散漂移层深。

3.如权利要求1中所述的半导体器件，其特征在于，

所述沟部的离开所述高耐压用激活区的表面的深度，在300纳米至900纳米的范围内。

4.如权利要求1中所述的半导体器件，其特征在于，

所述沟部的由所述2个多晶硅层之间的宽度规定的栅极长度，在300纳米至1200纳米的范围内。

5.如权利要求1中所述的半导体器件，其特征在于，

将所述2个多晶硅层的至少一方形成为从所述激活区的上表面延伸到所述元件分离区的上表面。

6.如权利要求5中所述的半导体器件，其特征在于，

在所述多晶硅层的所述元件分离区的上表面部分，形成所述源极区或所述漏极区。

7.如权利要求1中所述的半导体器件，其特征在于，

所述2个多晶硅层的所述邻近区的沿背离所述沟部的方向的长度，在200纳米至1000纳米的范围内，

根据所述邻近区的长度，将所述高耐压MOSFET的耐压调整在10伏至40伏的范围内。

8.如权利要求1中所述的半导体器件，其特征在于，

在所述2个多晶硅层的形成所述源极区和漏极区的部分的上表面以及所述栅极的上表面，形成硅化物膜。

9.如权利要求1至8中任一项所述的半导体器件，其特征在于，

在不形成所述高耐压MOSFET的所述激活区的其它分区，形成低耐压MOSET。

10.如权利要求9中所述的半导体器件，其特征在于，

用同一材料同时形成所述高耐压MOSFET和所述低耐压MOSFET。

11.一种半导体器件制造方法，其特征在于，

制造权利要求1中所述的半导体器件，

形成所述高耐压MOSFET的工序具有以下工序：

在所述半导体衬底上形成所述元件分离区的工序；

在所述激活区的至少1个分区形成所述第1导电型的所述高耐压用激活区的工序；

在所述高耐压用激活区的上表面，形成所述多晶硅层和第1氧化膜的工序；

在所述多晶硅层和所述高耐压用激活区的表面，以所述第1氧化膜为中介进行第2导电型的杂质离子注入的工序；

形成贯通所述第1氧化膜和所述多晶硅层以及注入所述杂质离子的所述高耐压用激活区的表面部分并在上侧开口的沟部的工序；

在所述沟部的侧面和底面以及所述第1氧化膜的上表面，淀积栅极氧化膜和栅极材料膜的工序；

对所述栅极材料膜制作图案，并形成所述栅极的工序；以及

在所述多晶硅层的不受所述栅极覆盖的部分进行所述第2导电型杂质离子注入，并形成所述源极区和所述漏极区的工序。