[发明专利]一种片上多核处理器的测试电路及其可测试性设计方法

权利要求书

1.一种片上多核处理器的测试电路，包括：测试外壳寄存器链、待测芯核连接电路、片上数据通路连接电路以及控制逻辑电路；所述待测芯核连接电路是连接在所述测试外壳寄存器链与待测芯核之间的互连电路，所述片上数据通路连接电路是连接在所述测试外壳寄存器链与片上数据通路之间的互连电路；所述控制逻辑电路控制所述待测芯核连接电路和片上数据通路连接电路中的数据流向。

2.根据权利要求1所述的片上多核处理器的测试电路，其特征在于，一条所述测试外壳寄存器链由多个寄存器串连构成，串连的寄存器的数目N与所述片上数据通路的数据位的带宽w相等。

3.根据权利要求2所述的片上多核处理器的测试电路，其特征在于，所述控制逻辑电路是通过片上数据通路，在多个待测芯核之间实现测试激励和测试响应的广播机制，并对待测芯核的测试响应进行比较的控制逻辑电路。

4.根据权利要求1所述的片上多核处理器的测试电路，其特征在于，所述片上多核处理器的每个待测芯核均有一条与之对应的测试外壳寄存器链。

5.一种片上多核处理器的可测试性设计方法，包括如下步骤：

A、确定单条测试外壳寄存器链的长度；

B、计算传输待测芯核测试数据所需数据包数目的理论下限值；

C、根据测试外壳寄存器链的长度和传输待测芯核测试数据所需数据包数目的理论下限值，确定待测扫描链的数目，再将待测芯核内部扫描链和基本输入输出端口合并到所述待测扫描链中；

D、建立测试外壳寄存器链与所述待测扫描链的对应关系，连接测试外壳寄存器链与片上数据通路以及测试外壳寄存器链与待测芯核之间的互连电路。

E、建立控制逻辑电路，该控制逻辑电路控制测试激励和测试响应通过片上数据通路在各待测芯核之间进行广播，并对待测芯核的测试响应进行比较。

6.根据权利要求5所述的片上多核处理器的可测试性设计方法，其特征在于，所述步骤A中所述确定测试外壳寄存器链的长度的方法是：将片上数据通路数据位的数目确定为每条测试外壳寄存器链的长度。

7.根据权利要求6所述的片上多核处理器的可测试性设计方法，其特征在于，所述步骤B中，所述传输待测芯核测试数据所需数据包数目的理论下限值其中n_p为传输待测芯核测试数据所需数据包数目的理论下限值，t为待测芯核的测试向量包含的数据量总数，该数据量总数包括基本输入输出端口以及内部扫描链上测试数据，w为片上数据通路的数据位带宽值，的含义是取比大的最小整数。

8.根据权利要求7所述的片上多核处理器的可测试性设计方法，其特征在于，所述步骤C中，确定所述待测扫描链的数目g为每条测试外壳寄存器链长度N的因子，能够被N整除；所述待测扫描链数目g的取值范围为{2ⁿ，2^n-1，2^n-2，…2，1}。

9.根据权利要求8所述的片上多核处理器的可测试性设计方法，其特征在于，所述步骤D中，对所述测试外壳寄存器链的寄存器进行分组，各寄存器分组与各待测扫描链一一对应。

10.根据权利要求5所述的片上多核处理器的可测试性设计方法，其特征在于，所述步骤E中，所述测试激励通过数据包的形式输入，所述控制逻辑电路根据数据包中的控制位将测试激励数据在各待测芯核之间进行广播；所述对测试响应进行比较是由异或门实现，比较结果通过数据包的形式输出。