[发明专利]半导体电路、移位寄存器电路、显示装置以及电子设备

说明书

技术领域

本发明涉及半导体电路、移位寄存器电路和显示装置，并且具体地，涉及在绝缘衬底上形成的半导体电路、移位寄存器电路和显示装置。本发明还涉及其中并入了这种显示装置的电子设备。

背景技术

通常，公知的半导体电路，例如，移位寄存器电路，使用单相(single phase)时钟作为用于操作的参考时钟，以便降低功耗，并使用锁存电路，以便改进电势保持特性，并且即使在采用诸如低温多晶硅的具有较差晶体管特性的器件的情况下也可以操作(例如，参考日本未审专利申请，公开号2002-175050和10-302494)。

不但在使用低温多晶硅的晶体管中，而且在使用具有缺陷的硅的晶体管中，晶体管特性静态或动态地(瞬时地)变化(例如，参考“Characterizationof Switching Transient Behavior in Polycrystalline-Silicon Thin-Film Transistors”，Hiroyuki Ikeda，Japanese Journal of Applied Physics Vol.43，No.2，2004，pp.477-484)。

图10示出了根据日本未审专利申请公开号2002-175050的移位寄存器电路的结构。在图10中，尽管为了简单起见，仅仅示出了第n传输级(单元电路)101n和第(n+1)传输级101n+1，但是其他传输级具有相同的结构。通过以第n传输级101n为例，将对结构进行详细描述。

图10中，开关103连接在时钟线102和第n传输级101n之间。使用时钟选择控制电路控制开关103接通和断开，以便选择性地供应从时钟线102发送到第n传输级101n的单相水平传输时钟HCK，稍后将描述时该钟选择控制电路。

第n传输级101n包括：锁存电路104，其选择性地锁存通过开关103供应的水平传输时钟HCK；缓冲器电路105，其输出从锁存电路104供应的锁存脉冲；以及诸如OR电路106的时钟选择控制电路，其根据从第(n-1)传输级输出的锁存脉冲Ain和从第n传输级101n本身输出的锁存脉冲Aout控制开关103。

图11示出锁存电路104的结构。如图11所示，锁存电路104包括CMOS反相器201和CMOS反相器202，其中CMOS反相器201具有P沟道MOS晶体管Qp201和N沟道MOS晶体管Qn201，CMOS反相器202具有P沟道MOS晶体管Qp202和N沟道MOS晶体管Qn202。CMOS反相器201的输入端(晶体管Qp201的栅极和晶体管Qn201的栅极的公共连接节点)与CMOS反相器202的输出端(晶体管Qp202的漏极和晶体管Qn202的漏极的公共连接节点)连接。CMOS反相器202的输入端(晶体管Qp202的栅极和晶体管Qn202的栅极的公共连接节点)与CMOS反相器201的输出端(晶体管Qp201的漏极和晶体管Qn201的漏极的公共连接节点)连接。

现在将参考图12描述具有上述结构的锁存电路104的操作，图12示出了图示锁存电路104的输入/输出电势的变化的波形时序图。注意，移位寄存器电路是通过输出信号表征的特定电路，其长期时间处于低电平状态(下文称为“L-电平”状态)并且其短期时间处于高电平状态(下文称为“H-电平”状态)。可根据移位寄存器电路的逻辑反转“L-电平”和“H-电平”。

在图10中所示的开关103处于断开状态的时期A中，由于锁存电路104的输入/输出电势，即，CMOS反相器201的输入端的电势长期时间处于L-电平状态(例如，地(GND)电平)，所以晶体管Qp201达到增强状态并且晶体管Qn201达到抑制状态。

在这个时期A中，由于CMOS反相器202的输入端电势(CMOS反相器201的输出端电势)长期时间处于H-电平状态(例如，电源电势VDD)，所以晶体管Qp202达到抑制状态并且晶体管Qn202达到增强状态。在这种情况下，当接通图10中所示的开关103并且将水平传输时钟HCK供应给锁存电路104时，在时期B中，CMOS反相器201的输入端电势急速上升。

在与水平传输时钟HCK的半个周期一样短的时期C中，CMOS反相器201的输入端电势达到H-电平状态，并且CMOS反相器202的输入端电势达到L-电平状态。由于从增强状态变化到抑制状态所需要的时间比从抑制状态变化到增强状态成所需要的时间长，因而包括在锁存电路104中的所有晶体管Qp201、Qn201、Qp202和Qn202都达到增强状态。