[发明专利]产生多相位信号的方法和装置

说明书

技术领域

本公开涉及一种延迟锁定环(Delay Locked Loop，DLL)电路，更具体地，涉及一种用于产生彼此之间具有相等相位差的多个时钟信号而不管外部时钟信号的频率如何的多相位(multi-phase)产生方法和装置。

背景技术

随着系统带宽的增加，越来越多地使用锁相环(PLL)电路和延迟锁定环(DLL)电路。由于DLL电路良好的稳定性和有利的抖动特性，其尤其被广泛地使用。

图1是传统DLL电路100的框图。

参照图1，传统DLL电路100包括缓冲器110、延迟单元块120、多路器130、相位检测器140、控制器150、和插值器(interpolator)160。

延迟单元块120包括N个延迟单元D₁到D_n。第一个延迟单元121将通过缓冲器110接收的外部时钟信号ext-CLK的相位延迟预定的延迟时间，并产生第一延迟时钟信号CLK1。第二个延迟单元122将第一延迟时钟信号CLK1的相位延迟预定的延迟时间，并产生第二延迟时钟信号CLK2。第三个延迟单元123将第二延迟时钟信号CLK2的相位延迟预定的延迟时间，并产生第三延迟时钟信号CLK3。同样地，第N个延迟单元12N将第N-1延迟时钟信号CLKN-1的相位延迟预定的延迟时间，并产生第N延迟时钟信号CLKN。

多路器130响应于从控制器150接收的控制信号C1，从由延迟单元块120产生的多个延迟时钟信号CLK1到CLKN之中选择两个延迟时钟信号，并将所选择的延迟时钟信号输出到插值器160。该多路器130包括两个多路器单元，其分别向插值器160输出不同的延迟时钟信号。

相位检测器140将外部时钟信号ext_CLK的相位与从多路器130接收的延迟时钟信号的相位做比较，并根据比较结果输出UP信号或DOWN信号到控制器150。即，在多路器130的输出处比较外部时钟信号ext_CLK的相位与来自延迟单元块120的延迟时钟信号的相位，并输出与所述相位差对应的信号。

控制器150根据从相位检测器140接收的UP或DOWN信号输出第一控制信号C1，用于使多路器130选择延迟时钟信号，并输出第二控制信号C2，用于控制插值器160。即，控制器150输出控制信号C1和C2以从延迟单元121到12N之中选择所期望的延迟单元，从而执行一系列用于频率锁定的处理。

插值器160执行对从多路器130接收的两个延迟时钟信号的插值，并产生适合用在包括DLL的系统中的内部时钟信号int_CLK。即，通过执行对具有不同延迟时间的两个延迟时钟信号的插值，插值器160利用正确的相位执行频率锁定处理。

当该系统工作在高频时，因为操作该系统需要的电特性通常很宽松，所以如果包括在延迟单元块120中的每个延迟单元的单位延迟时间太长的话，则抖动增加。另一方面，当该系统工作在低工作频率时，尽管操作该系统需要的电特性通常比较宽松，但是如果延迟单元的总延迟时间太短的话，则频率锁定很困难。因而，需要能被应用于较宽频率范围的多相位产生装置。

图2是传统多相位产生装置200的框图。

参照图2，传统多相位产生装置200包括参考相位产生器210和延迟单元矩阵220。参考相位产生器210包括多个主延迟单元211到215，且延迟单元矩阵220包括多个子延迟单元211_1到225_N。

第一主延迟单元211将外部时钟信号ext_CLK的相位延迟第一预定时间，并产生第一延迟时钟信号CLK1。第二主延迟单元212将外部时钟信号ext_CLK的相位延迟第二预定时间，并产生第二延迟时钟信号CLK2。第三主延迟单元213将外部时钟信号ext_CLK的相位延迟第三预定时间，并产生第三延迟时钟信号CLK3。第四主延迟单元214将外部时钟信号ext_CLK的相位延迟第四预定时间，并产生第四延迟时钟信号CLK4。同样地，第五主延迟单元215将外部时钟信号ext_CLK的相位延迟第五预定时间，并产生第五延迟时钟信号CLK5。

由参考相位产生器210产生的各个延迟时钟信号CLK1到CLK5彼此间具有相等的相位差，并且是用于使延迟单元矩阵220产生多相位时钟信号的参考时钟信号。通过不同的通道将各个时钟信号CLK1到CLK5输入到延迟单元矩阵220中。延迟单元矩阵220包括N个级。