[发明专利]集成电感结构

说明书

技术领域

本发明涉及一种半导体无源元件结构，特别涉及一种集成电感结构。

背景技术

随着IC制造朝系统单芯片(SoC)方向发展，集成电感(integrated inductor)或集成变压器(integrated transformer)等无源元件已被广泛整合制作在高频集成电路中。由于IC制造一般采用硅基底(silicon substrate)的结构，集成电感/变压器因为基底损耗(substrate loss)而存在着低品质因数(quality factor)问题。

因此，有人提出利用多晶硅(polysilicon)或金属(metal)构成的图案式接地防护层(patterned ground shield)，来降低集成电感的电磁涡流(eddy current)，藉以提品质因数，诸如前述美国专利第6593838号、美国专利第6756656号或美国专利第US7084481号所揭示的。

然而，前述以多晶硅或金属构成的图案式接地防护层的作法同时也会增加集成电感的寄生电容，亦即，位移电流(displacement current)将增加，反而会造成集成电感的自振频率(self-resonance frequency)降低，影响其频率应用范围。

发明内容

本发明的主要目的在提供一种集成电感结构，具有创新的网状或棋盘状的阱防护层(well shielding layer)，可同时降低电磁涡流(eddy current)与位移电流(displacement current)所造成的基底损耗。

根据本发明的优选实施例，本发明集成电感结构包括半导体基底，例如，P型硅基底，以及设于半导体基底上方的电感金属层。半导体基底与电感金属层之间设有多层介电层，用来电性隔离半导体基底与电感金属层。于电感金属层正下方的半导体基底中，设有阱防护层，包括多个小区块N型离子阱以及多个小区块P^-区域，彼此相间重复排列组合，呈现棋盘状布局。在半导体基底中，设置有环绕着阱防护层的P⁺拾取环。在P⁺拾取环的正上方则设有保护环，其由多层金属层及插塞所构成。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举较佳实施方式，并配合附图，作详细说明如下。然而如下的较佳实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1为依据本发明优选实施例所绘示的集成电感结构俯视图。

图2为沿着图1切线I-I’所绘示的集成电感结构剖面示意图。

图3为依据本发明另一优选实施例所绘示的集成电感结构俯视图。

图4为沿着图2切线II-II’所绘示的集成电感结构剖面示意图。

图5绘示的是操作时本发明集成电感结构阱防护层的剖面示意图。

图6至图12以剖面图例示本发明集成电感结构的阱防护层的其它可能态样。

附图标记说明

1集成电感结构       1a集成电感结构

10半导体基底        11电感金属层

12～16介电层        20阱防护层

20a～20g阱防护层    22a、22b小区块N型离子阱

24小区块P^-区域      26P⁺拾取环

26a缺口             28N型深离子阱

30保护环            40金属拾取环

44P/N结区           46N⁺掺杂区

60P型阱             62N⁺区域

64P⁺区域            70N型阱

124P型阱            200三重阱结构

210深N型阱          22a’、22b’小区块P型离子阱

26’N⁺拾取环        46’P⁺掺杂区

124’N型阱

具体实施方式

请参阅图1及图2，其中图1为依据本发明优选实施例所绘示的集成电感结构俯视图，图2为沿着图1切线I-I’所绘示的集成电感结构剖面示意图。