[发明专利]分层存储器读取/写入微指令调度器

说明书

技术领域

本发明涉及存储器读取和写入周期的调度。

背景技术

芯片组的性能主要由处理存储器读取和写入周期的方式来定义。读取和写入周期的闲置开始等待时间、平均等待时间和总带宽是可以定义芯片组性能的三个大体指标。在发生存储器读或写(以下称为读取/写入)时会发生三类结果：页命中(page hit)、页空(page empty)和页错失(page miss)。页命中结果表示存储体中带有请求的目标地址的行当前为活动行。在存储体中带有请求的目标地址的行当前非活动，但该行可以在不停用任何打开行的情况下被激活时，会发生页空结果。最后，在存储体中带有请求的目标地址的行当前非活动，并且该行只能在停用另一当前活动行后才能被激活时，会发生页错失结果。

例如，在存储器读取的情况下，页命中结果仅需要一个微指令，读取微指令读取存储器行目标地址上的数据。页空结果需要两个微指令。首先，需要激活微指令激活指定存储体中带有请求数据的行。一旦该行被激活，第二微指令，读取微指令用于读取存储器行目标地址上的数据。最后，页错失结果需要三个微指令：首先需要预充电微指令从相同存储体停用存储器的当前活动行，为页错误结果指定的行腾出空位。一旦行被停用，需要激活微指令激活指定存储体中带有请求数据的行。一旦该行被激活，第三微指令，读取微指令用于读取存储器行目标地址上的数据。一般来说，执行页命中结果比执行页空结果需要的时间更少，并且执行页空结果比执行页错失结果需要的时间更少。存储器写入请求与存储器读取微指令具有相同的结果和微指令，只是使用写入微指令替代读取微指令。

存储器读取和写入的标准策略要求每种结果(即页命中、页空和页错失)以存储器读取/写入的顺序执行所有与结果关联的微指令。例如，如果要执行的页错失读取请求第一时间到达并且页命中读取请求紧随其后第二时间到达，与页错失读取请求关联的预充电激活读取微指令将首先以该顺序执行，然后与页命中读取请求关联的读取微指令将在执行全部三个页错失微指令之后执行。此调度顺序为页命中读取请求造成了不需要的延迟。

此外，对于单个存储器读取/写入，在每个微指令之间有延迟，因为在可以对新行执行激活指令之前存储器装置需要一定的时间对行进行预充电，并且在可以对行执行读取/写入指令之前装置还需要一定的时间激活该行。此延迟视硬件而定，但每个微指令之间至少需要数个存储器时钟周期。

发明内容

根据本发明的第一方面，提供了一种方法，包括：

接收多个存储器请求的设备，其中每个存储器请求包括一个或多个微指令，每个微指令需要一个或多个存储器时钟周期来执行；以及

调度来自多个存储器请求中的一个以上请求的各微指令的执行，以减少完成一个以上存储器请求的执行所需的总存储器时钟周期数量。

根据本发明的第二方面，提供了一种装置，包括：

存储多个存储器请求的队列，其中每个存储器请求包括一个或多个微指令，每个微指令需要一个或多个存储器时钟周期来执行；以及

一个或多个仲裁器，以减少完成一个以上存储器请求的执行所需的总存储器时钟周期数量的顺序，调度来自多个存储器请求中的一个以上请求的各个微指令的执行。

根据本发明的第三方面，提供了一种系统，包括：

总线；

耦合到所述总线的第一处理器；

耦合到所述总线的第二处理器；

耦合到所述总线的存储器；

耦合到所述总线的芯片组，所述芯片组包括：

存储多个存储器请求的队列，其中每个存储器请求包括一个或多个微指令，每个微指令需要一个或多个存储器时钟周期来执行；以及

一个或多个仲裁器，以减少完成一个以上存储器请求的执行所需的总存储器时钟周期数量的顺序，调度来自多个存储器请求中的一个以上请求的各个微指令的执行。

附图说明

本发明的图解仅作为实例并且不受附图之限制，附图中相同的标号表示相似的元件，其中：

图1是可以与本发明的实施例配合使用的计算机系统的框图。

图2示出与分层(tier-based)存储器读取/写入微指令调度器相关联的仲裁(arbitration)逻辑的一个实施例。

图3是调度DRAM存储器读取/写入微指令的过程的一个实施例的流程图。

具体实施方式

描述了分层DRAM微指令调度器的方法、设备和系统的实施例。在以下说明中，阐述了许多具体细节。但是，应该理解，实施例的实行可以不需要这些具体细节。在其它实例中，公知的元件、规格和协议未详细讨论，以避免影响对本发明的理解。