[发明专利]阻抗匹配电路和具有阻抗匹配电路的半导体存储器

权利要求书

1.一种半导体存储器的阻抗匹配电路，包括：

第一下拉电阻单元，用于向第一节点提供地电压，由此确定初始下拉码；

第一上拉电阻单元，用于向第一节点提供电源电压，由此确定在第一节点上的初始上拉码或电压电平；以及

码产生单元，用于分别使用所述初始下拉和上拉码作为初始值来产生下拉和上拉校准码。

2.按照权利要求1的阻抗匹配电路，还包括存储单元，用于存储所述初始下拉和上拉码，并且选择性地向所述码产生单元输出所述初始下拉和上拉码或默认值。

3.按照权利要求2的阻抗匹配电路，其中，所述存储单元包括多个熔丝，通过所述初始下拉和上拉码确定所述多个熔丝的连接。

4.按照权利要求1的阻抗匹配电路，其中，所述第一节点是ZQ节点。

5.按照权利要求1的阻抗匹配电路，其中，通过将所述第一下拉电阻单元的真实测量电阻与所述第一下拉电阻单元的意欲电阻相比较来确定所述初始下拉码，并且通过将所述第一上拉电阻单元的真实测量电阻与所述第一上拉电阻单元的意欲电阻相比较而确定所述初始上拉码。

6.按照权利要求5的阻抗匹配电路，其中，所述第一下拉电阻单元包括：

复用器，用于选择下拉测试码和关闭码之一；

多个NMOS晶体管，每一个具有栅极，用于通过各自的栅极来接收所述复用器的对应输出；以及

多个电阻器，每一个与所述多个NMOS晶体管对应的一个串联。

7.按照权利要求6的阻抗匹配电路，其中，响应于所述下拉测试码而激活所述第一下拉电阻单元，由此确定所述初始下拉码，并且响应于所述关闭码而去激活所述第一下拉电阻单元。

8.按照权利要求5的阻抗匹配电路，其中，所述第一上拉电阻单元包括：

复用器，用于选择上拉测试码和上拉校准码之一；

多个PMOS晶体管，每一个具有栅极，用于通过各自的栅极来接收所述复用器的对应输出；以及

多个电阻器，每一个与所述多个PMOS晶体管对应的一个串联。

9.按照权利要求8的阻抗匹配电路，其中，响应于所述上拉测试码来激活所述第一上拉电阻单元，由此确定所述初始上拉码，并且响应于所述上拉校准码而将其电阻值校准到参考电阻器的电阻，由此确定在所述第一节点上的电压电平，其中，所述参考电阻器连接在电源电压端和所述第一节点之间。

10.按照权利要求1的阻抗匹配电路，其中，所述码产生单元包括：

参考电压产生器，用于产生所述参考电压；

比较器，用于将第一节点的电压电平与所述参考电压相比较，由此产生上/下信号；以及

计数器，用于按照所述上/下信号的逻辑电平来产生所述上拉校准码。

11.按照权利要求1的阻抗匹配电路，还包括：

第二上拉电阻单元，用于响应于所述上拉校准码而将其电阻校准到所述第一上拉电阻单元的电阻；以及

第二下拉电阻单元，用于响应于所述下拉校准码而将其电阻校准到所述第二上拉电阻单元的电阻，

其中，所述第二上拉和下拉电阻单元通过在电源和地电压端之间的第二节点而连接。

12.按照权利要求11的阻抗匹配电路，其中，所述第二上拉电阻单元包括：

多个PMOS晶体管，每一个具有栅极，用于通过各自的栅极来接收所述上拉校准码的对应码；以及

多个电阻器，每一个与所述多个PMOS晶体管对应的一个串联。

13.按照权利要求11的阻抗匹配电路，其中，所述第二下拉电阻单元包括：

多个NMOS晶体管，每一个具有栅极，用于通过各自的栅极来接收所述下拉校准码的对应码；以及

多个电阻器，每一个与所述多个NMOS晶体管对应的一个串联。