[实用新型]时钟切换电路

权利要求书

1.一种时钟切换电路，包括有切换输入时钟信号(CLK)的数据选择器，其特征是：三级同步电路级联，数据选择信号(SEL)连接同步电路一的输入端，在数据选择器输出的时钟信号(CLK3)的有效边沿同步触发下，三级同步电路同步传递数据选择信号(SEL)；门控电路的三个输入端分别来自同步电路一的输出端(SEL1)、同步电路三的输出端(SEL3)和数据选择器的输出时钟信号(CLK3)经延时电路后的时钟信号(CLK4)；在同步电路一的输出端(SEL1)的跳变时刻到同步电路三输出端(SEL3)的跳变时刻之间，门控电路禁止延时电路输出的时钟信号(CLK4)输出，门控电路的输出为无毛刺的时钟信号(CLK5)；至少有两路时钟输入信号(CLK)输入数据选择器，其控制端的控制信号(S)同步于其输出时钟信号(CLK3)的有效边沿，数据选择器输出的时钟信号(CLK3)是其时钟输入信号(CLK)中的一路，数据选择器的控制信号(S)的路数的编码组合数应大于或等于时钟输入信号(CLK)的个数。

2.根据权利要求1所述的时钟切换电路，其特征是，所述的时钟输入信号为两路信号(CLK1、CLK2)，所述的数据选择器为二选一电路，同步电路一的输出信号(SEL1)连接数据选择器的控制端(S)。

3.根据权利要求2所述的时钟切换电路，其特征是，所述的三个同步电路均由D型触发器(102、103、104)构成，三个D型触发器的时钟输入端(CK)均连接数据选择器输出的时钟信号(CLK3)，数据选择信号(SEL)连接到同步电路一的D型触发器的数据输入端(D)，上一级同步电路的D型触发器的数据输出端(Q)连接下一级同步电路的D型触发器的数据输入端(D)；所述的门控电路由门电路组成：同步电路一和同步电路三的D型触发器的数据输出端的信号(SEL1、SEL3)经异或门(106)和非门(107)到与门(108)的一个输入端，与门(108)的另一个输入端连接所述的延时电路的输出的时钟信号(CLK4)，与门(108)的输出为无毛刺的时钟信号(CLK5)。