[实用新型]一种锁相环电路无效

专利信息
申请号: 200720118582.9 申请日: 2007-02-08
公开(公告)号: CN201022190Y 公开(公告)日: 2008-02-13
发明(设计)人: 邓建元 申请(专利权)人: 深圳源核微电子技术有限公司
主分类号: H03L7/08 分类号: H03L7/08;H03L7/099;H03L7/18
代理公司: 深圳创友专利商标代理有限公司 代理人: 江耀纯
地址: 518057广东省深圳*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 锁相环 电路
【说明书】:

技术领域

实用新型涉及无线通讯设备技术领域,尤其涉及应用于立体声无线调频的锁相环电路。

背景技术

锁相环电路是一种在无线通信中得到广泛应用的电路,它的输出可作为各种收发器的本地振荡信号,还可以完成调制、解调和载波恢复等功能。锁相环电路一般包括鉴频鉴相器(PFD)、电流泵(Charge Pump)、环路滤波器(LPF)、压控振荡器(VCO)、分频器(Divider)等模块。已有锁相环技术存在着一个矛盾:环路滤波器向压控振荡器输出的压控电压即使在锁定状态下也是在不断变化的,这是因为电流泵不断的充放电引起的,而这一压控电压的波动,必然引起可变电容的变化,从而增大了相位噪声及突波。突波的幅度由压控振荡器增益(KVCO),调节电压的噪声幅度(Vm)及参考频率(fref)决定。而在大部分系统中,一般又要求振荡器有20%的频率调节范围,以补偿工艺偏移和温度变化的影响,这就导致了大的压控振荡器的增益。对于一个2.4GHz的压控振荡器,其增益将超过300MHz/V,这么大的增益将导致大的相噪声和突波。此外,传统的相位选择双模分频器一般为除8/9电路或除16/17电路等,这会使得在相位选择时出现毛刺,为了消除毛刺必须很小心设计控制信号的电路,使它在温度和制程变化时,相位转化比较平滑。

实用新型内容

本实用新型所解决的技术问题在于:提供一种锁相环电路,它可在保证大的频率调节范围基础上实现小的压控振荡器增益,减小通信系统中锁相环路的相位噪声及突波。本实用新型进一步还解决压控振荡器增益小带来的影响锁相环建立时间的问题。

为实现上述目的,本实用新型采用以下技术方案:

一种锁相环电路,包括鉴频鉴相器、电流泵、环路滤波器、压控振荡器和分频器,所述鉴频鉴相器的两个输入分别接参考频率信号和所述分频器的输出,所述鉴频鉴相器的输出接电流泵,所述电流泵的输出接所述环路滤波器的输入,所述环路滤波器的输出接所述压控振荡器的输入,压控振荡器的输出信号一路直接输出,一路接所述分频器的输入,其特征在于,还包括一个频段自调节电路,其输入接所述环路滤波器的输出和时钟信号,其输出接所述压控振荡器,它根据环路滤波器的输出信号调整压控振荡器的工作频段。

优选地,所述频段自调节电路包括信号检测单元和逻辑控制单元,所述信号检测单元对所述环路滤波器的输出电压进行检测,所述逻辑控制单元接收所述信号检测单元的输出信号并据此调整压控振荡器工作频段。

优选地,所述频段信号检测单元包括第一比较器和第二比较器,所述逻辑控制单元包括第一计数器、第二计数器和可加可减计数器,其连接关系为:所述第一比较器的一个输入端接所述环路滤波器(的输出,另一个输入端接第一参考电平,其输出端接第一计数器的使能端,所述第二比较器的一个输入端接所述环路滤波器的输出,另一个输入端接第二参考电平,其输出端接第二计数器的使能端,所述第一、二计数器的时钟输入端同接所述时钟信号,所述第一计数器的输出接可加可减计数器的高位输入端,所述第二计数器的输出接可加可减计数器的低位输入端,第一、二计数器的输出同时还通过一个逻辑或门接可加可减计数器时钟输入端,可加可减计数器生成的调整信号输出至所述压控振荡器。

进一步地,还包括一个锁定检测电路、多个与所述电流泵并接的辅助电流泵以及多个与所述环路滤波器的滤波电阻并接的旁路电阻支路,该锁定检测电路检测所述鉴频鉴相器的相位差信号,并根据该信号控制上述各辅助电流泵和旁路电阻支路的通断。

进一步地,所述旁路电阻支路包括一个旁路电阻和一个开关管,所述锁定检测电路的有多个控制信号输出端,每个输出端均连至一个辅助电流泵的控制端和一个开关管的控制极。

优选地,所述分频器包括一个双模分频电路、第一减计数器和第二减计数器,双模分频电路的输入接压控振荡器的输出和由所述第二减计数器提供的换模控制信号,双模分频器的输出连至第一减计数器时钟输入端,并与第二减计数器的输出同接一个逻辑与门后接至第二减计数器时钟输入端,第一减计数器的输出接第二减计数器和第一减计数器的复位端,第一减计数器的锁相时钟信号端接鉴频鉴相器的输入。

优选地,所述双模分频电路采用除15/16电路。

优选地,所述除15/16电路由除2电路和8选1数据选择电路实现,所述双模分频电路还包括一个移位寄存器,除15/16电路产生的相位选择信号由8选1数据选择电路输出,通过所述移位寄存器实现相位选择逻辑。

优选地,所述移位寄存器为首尾相连的D触发器连接而成。

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