[实用新型]数字集群系统同步时钟

说明书

技术领域

本实用新型涉及一种电子装置，具体地说是提供一种数字集群通信系统的同步时钟，时钟信号包括射频参考时钟、基带系统参考时钟、比特时钟、帧时钟、时隙时钟、半时隙时钟、符号时钟、帧计数、多帧计数等信号。

背景技术

随着集群基站子系统的数字化技术发展，越来越多的数字化部件应用于集群基站及其网络的使用中，然而这些具有网络协同、共享信息资源等特点的数字化集群基站需要统一的参考时钟，这样系统的射频、基带等部分必须通过同一个参考时钟得到自己需要的时钟。为此设计一个同步时钟单元来满足要求，时钟单元功能为整个基站系统提供同源时钟。

实用新型内容

本实用新型的目的在于为克服现有技术的不足而提供一种数字集群通信系统的同步时钟，为数字集群基站系统提供统一的参考时钟。

本实用新型的技术解决方案为：一种数字集群系统同步时钟，其特征包括用于实现多种信号源选择输入方式的信号源输入部件，用于实现信号转换控制处理并得到同源的不同频率同步时钟源的信号源转换处理部件，和信号输出处理部件；信号源转换处理部件联接于信号源输入部件和信号输出处理部件之间；时钟信号输出部件包括射模块输出端、和用于输出同步时钟源提供给信号处理器件及时钟处理模块的频率转换处理模块。

本实用新型的进一步技术解决方案为：所述的信号源输入部件包括本地时钟参考时钟源和GPS模块产生参考时钟源，和/或其它参考源信号。

本实用新型的进一步技术解决方案为：所述的频率转换处理模块包括处理芯片、工作电源、IC控制模块和低通滤波器，工作电源与处理芯片、IC控制模块联接，处理芯片联接信号源转换处理部件并接收其同步时钟源，IC控制模块与处理芯片联接，低通滤波器联接处理芯片并将其信号送至信号处理器件及时钟处理模块。

本实用新型的进一步技术解决方案为：所述的时钟处理模块包括CPU处理器、FPGA分频控制器、时钟参考源时钟校正模块和帧号产生电路，所述的CPU处理器与维护操作模块(OMU板)之间信息传送。

与现有技术相比，本实用新型的有益效果是：可为数字集群基站子系统提供多样化的同步时钟输出，可靠性高；可以采用多种形式的时钟参考源；与维护操作模块联接，便于维护操作和/或设定。

下面结合附图和具体实施例对本实用新型作进一步描述。

附图说明

图1是本实用新型数字集群系统同步时钟具体实施例结构框图；

图2是本实用新型数字集群系统同步时钟具体实施例信号处理输出结构框图；

图3是本实用新型具体实施例频率转换处理模块结构框图；

图4是本实用新型具体实施例时钟处理模块结构框图；

具体实施方式

为了更充分理解本实用新型的技术内容，下面结合附图和具体实施例对本实用新型的技术方案进一步介绍和说明。

如图1至图4所示，本实用新型一种数字集群系统同步时钟，包括信号源输入部件1，用于实现信号转换控制处理并得到同步时钟源的信号源转换处理部件2，和信号输出处理部件3；信号源转换处理部件2联接于信号源输入部1件和信号输出处理部件3之间；时钟信号输出部件3包括射频模块输出端31，和用于输出同步时钟源提供给信号处理器件33及时钟处理模块34的频率转换处理模块32。信号源输入部件1包括本地时钟参考时钟源11和GPS模块产生参考时钟源12，和/或其它参考源信号13。频率转换处理模块32包括处理芯片(本实施例采有AD9852集成芯片)321、工作电源322、IC控制模块323和低通滤波器(LPF)324，工作电源322与处理芯片(AD9852)321、IC控制模块323联接，处理芯片(AD9852)321联接信号源转换处理部件2并接收其同步时钟源，IC控制模块323与处理芯片(AD9852)321联接，低通滤波器(LPF)324联接处理芯片(AD9852)321并将其信号送至信号处理器件33及时钟处理模块34。时钟处理模块34包括CPU处理器341、FPGA分频控制器342、时钟参考源时钟校正模块343和帧号产生电路344，所述的CPU处理器与维护操作模块(OMU板)345之间信息传送。

下面对本实用新型的具体实施例的详细部件做一下详细说明。本实施例选用了AD9852AST芯片；

AD9852AST时钟频率为200MHz，近端杂散抑制优于-80dBc，远端优于-48dBc，相位噪声为-148dBc/Hz@10kHz，频率跳变速度为130ns，频率分辨率为1μHz。