[发明专利]替换视频流信号中的帧数据无效
申请号: | 200780002588.2 | 申请日: | 2007-01-18 |
公开(公告)号: | CN101371588A | 公开(公告)日: | 2009-02-18 |
发明(设计)人: | 埃沃特·布兰德斯玛;阿尔贝特·M·A·赖克艾尔特 | 申请(专利权)人: | NXP股份有限公司 |
主分类号: | H04N7/26 | 分类号: | H04N7/26;H04N7/46;H04N7/50 |
代理公司: | 北京天昊联合知识产权代理有限公司 | 代理人: | 陈源;张天舒 |
地址: | 荷兰艾*** | 国省代码: | 荷兰;NL |
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摘要: | |||
搜索关键词: | 替换 视频 信号 中的 帧数 | ||
技术领域
本发明涉及用于处理视频流信号的设备和方法。
背景技术
从WO2005/065030可知,可通过用“空”帧来替换所选择的B帧,从而降低MPEG视频流信号的比特率,每一“空”帧均表示应该复制的一个相邻的锚帧(I帧或P帧)。US5956088描述了一种类似的技术。因此,通过非零运动矢量和剩余数据实现了降低了质量的视频流,该视频流与具有非空B帧的原始视频流相比要求较少的数据。在WO2005/065030的实施例中描述了如何仅仅使具有low-motion的B帧的选定部分为空,这导致以数据简化较少为代价获得了较高质量的视频。
已经发现,该技术可能在应用于隔行视频时引起干扰伪像,即,在每一帧均包含多个场时引起干扰伪像。而且,已经发现,由于响应于对降低比特率的要求而存在潜在等待时间,所以该技术难以进行实时数据简化应用。需要在降低比特率之前等待与锚帧相邻的B帧。当紧接在要求降低比特率之后的第一帧为空时,使帧为空还会导致干扰伪像,其中所述第一帧可以是与锚帧相邻的B帧,甚至就是锚帧。
本发明的发明人已经发现,这些干扰伪像是由于以下事实导致的,即,使帧为空可导致在被改变的视频流的时间序列中出现非单调性。当连续显示的图像数据的原始输入时间点有时随着显示时间的流逝而减少时,时间序列为非单调性的,即,时间序列并非流逝或保持得一样。尽管电视节目的有美感的单调性并不被认为是正面的特征,但是期望预测的时间上的帧到帧单调性能够避免干扰伪像。
WO2002087232描述了慢速运动回放技术,该技术使用了去隔行方法。通过将附加帧添加到原始MPEG流来产生慢速运动MPEG流。该附加帧被设计为使得前面的帧重复。当使用了隔行视频时,其中的帧包括多个场,对于每一个附加帧来说,使得附加帧的不同的场是对来自原始流的源帧中的相同场的重复。这消除了如果附加帧中的不同场是对源帧的不同场的重复而会出现的震荡效果。该文献考虑添加慢速运动的帧,并且去除快速播放的帧,但是不对帧进行替换来降低比特率。
发明内容
其中,本发明的一个目的是改善视频流信号的时间单调性,其中,帧至少部分为空以降低比特率。
其中,本发明的一个目的是改善隔行视频流信号的时间单调性,其中,帧至少部分为空以降低比特率。
在此提供根据独立权利要求所述的方法、设备和计算机程序产品。在此,在多个帧中改变视频流信号的比特率,所述多个帧是可通过使用向前参考帧和向后参考帧(例如,MPEG的B帧)来预测的。在多个从属帧之一中替换根据在后的锚帧进行的标准预测,并且在所述多个从属帧之一之后的全部后续从属帧中替换根据在后的锚帧进行的类似标准预测。在一个实施例中,根据关于可用带宽的实时信息来进行实时决策以开始进行比特率减小。在此情况下,当需要考虑减小带宽时,可以在任何即将到来的帧中进行替换。在该情况下,对多个帧中所有在后的帧进行相同的处理,而不考虑带宽是否仍然很低。因此,避免了非单调性问题。
在一个实施例中,当由于考虑到带宽从而需要对标准预测的替换时,测试即将到来的帧是否是多个向前从属帧和向后从属帧中时间上的第一帧。如果是,则替换根据在前的锚帧进行的标准预测,而不替换根据在后的锚帧进行的预测。因此,如果更大的带宽得可用,则可保证单调性而不必在全部后续帧中对标准预测进行替换。在进一步的实施例中,如果带宽短缺继续,则在后续帧中对根据在前锚帧进行的类似标准预测进行替代。在又一实施例中,替代继续,仅仅直到达到了距在前锚帧预定的帧距离为止。接下来,使用根据后续的锚帧进行的标准预测,这意味着该标准预测将被应用于全部后续的向前可预测帧和向后的可预测帧,直到锚帧,而不管进一步的带宽条件。
在另一实施例中,在该实施例的帧中使用隔行场,当标准预测被替代时,使得被替代的帧中的全部场标准地参考锚帧中的相同场。这避免了非单调性。
附图说明
以下将使用附图来使得这些和其它目的和优点从示例性实施例的描述中变得清楚。
图1示出了视频流处理设备。
图2示出了视频流处理的流程图。
图3a和3b示出了视频流中的帧。
图4示出了视频流处理的流程图。
具体实施方式
图1示出了视频流处理设备,其具有输入端10、存储器12、处理电路14、和传输接口16。输入端10和处理电路14耦接到存储器12。处理电路14具有耦接到传输接口16的流输出端和控制输入端。
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