[发明专利]具有用于RC分布补偿的电容和/或电阻数字自校准装置的连续时间SIGMA－DELTA模数转换器

说明书

技术领域

本发明涉及无线电信号处理领域，更具体地，涉及用于转换模拟无线电信号的连续时间(CT)sigma-delta(∑Δ)模数转换器(ADC)。

背景技术

如本领域技术人员众所周知，CT ∑Δ ADC在多个领域特别是在诸如移动电话之类的无线电通信装置的无线电接收机(或收发机)中经常使用，其中在解调之前，需要将选择的模拟无线电信号转换为数字信号。

这种转换器特别地描述在K.Philips等人的“A 2mW 89dB DRContinuous-Time∑Δ ADC with Increased Immunity to Wide-BandInterferers”，ISSCC Dig.Tech.Papers，pp86-87，February 2004，和专利文献WO 01/03312中。

这些转换器提供了一些优于离散时间(DT)实现的有意义的益处，特别是隐式的抗混叠滤波器，无前端采样保持S/H(这里具有S/H但设置在环路滤波器之后，因此它不是离散时间的，而是连续时间的，能够在∑Δ ADC环路中建立抗混叠特性)，没有kT/C噪声和速度益处，这些都导致较低的功率消耗。

然而，在基线深亚微米(baseline deep-submicron)CMOS工艺(具有低电压：例如CMOS90LP中的1.2V)中，CT ∑Δ ADC的连续时间环路滤波器以RC积分器构造，所述积分器对其模拟组件的工艺变化(process variation)和温度分布(temperature spread)非常敏感。

事实上，这些RC积分器的时间常数以及由此导致的单位增益频率依赖其RC乘积，因此依赖其电阻和电容器的类型(例如：在CMOS工艺的情况下，P⁺多晶硅或N⁺多晶硅电阻或边缘电容器(fringecapacitor))，其对于工艺变化和温度分布非常敏感。在CMOS工艺中，由于工艺按比例缩小，因而工艺分布增大。例如，在90nm-CMOS工艺中，分布在RC乘积上的最坏情况为大约+/-25％，在65nm-CMOS工艺中，大约为+/-40％。

可看出，在存在满标度输入信号的情况下，RC时间常数变化以两种不同的方式改变CT ∑Δ ADC的输出频谱。第一，当积分器的RC时间常数太大时，量化噪声移向带宽，并降低信号噪声比(SNR)性能。第二，当积分器的RC时间常数太小时，由于噪声转移函数过于活跃，环路滤波器变得不稳定。在这两种情况下，带内噪声(IBN)增大，因此信号噪声比降低。

例如，工作在288MHz时钟下，在4MHz中具有70dB SNR的1比特、单环路、前馈CT ∑Δ ADC适用于高数字化ZIF DVB H接收机。在这种情况下，当RC时间常数为额定时，仿真的信号量化噪声比(SQNR)等于80dB，如果考虑电路噪声(热噪声，1/f噪声和时钟抖动)，那么额定的SNR等于72dB。因此，RC时间常数仅能允许不超过+/-10％的分布。在90nm-CMOS工艺中，RC乘积上的分布为+/-25％，这意味着需要校准RC时间常数。

在J.H.Shim等人的文献“A Hybrid Delta-Sigma Modulator withAdaptative Calibration”，proc.IEEE ISCAS，May 2003，pp.10251028中，提出了使用模拟和数字积分器，以及校准数字积分器以匹配模拟积分器，从而保持良好的SNR性能。更具体地，监测抽取滤波器输出并且控制数字积分器，使得所抽取的输出的SNR最大化。

为简化校准过程中的SNR测量，必须使用特殊输入模式。此输入模式为脉冲串，其基频位于带外。由于该特定输入模式，抽取的输出不包括任何信号分量，使得必须通过计算输出流的变化来估计IBN(最速下降算法更新数字积分器的数字系数以最小化该变化)。遗憾地，此最速下降算法具有非常慢的收敛。需要大约400次迭代来收敛该校准值，这花费了太多的时间(例如，针对288MHz上的2¹⁶个样本的400次迭代需要91ms(400*2¹⁶/288.10⁶＝91ms))，于是阻碍了在每次使用CT∑Δ ADC之前的校准。

发明内容

因此，本发明的目的是至少部分地改善这种情形，特别地，提供具有电容和/或电阻数字自校准装置的CT ∑Δ ADC，其既不需要专用的测试信号，也不需要外部的校准装置。