[发明专利]具有嵌入式非易失性存储器的集成电路的制作方法

说明书

技术领域

本发明通常涉及集成电路，更具体地，涉及嵌入式非易失性存储 器(NVM)及其方法。

背景技术

闪存单元是一种在诸如浮置栅的电荷存储区存储电荷的非易失 性存储器(NVM)。浮置栅上的电荷量决定了单元的阈值电压(VT)， 从而决定单元所存储的逻辑状态。每次单元被编程或擦除时，利用相 对较高的编程或擦除电压，电子被移至浮置栅或者从浮置栅移走。浮 置栅被电隔离以使得电荷被不定地存储。非易失性存储器通常在集成 电路上实现或被嵌入其中，该集成电路同时包括通过传统金属氧化物 半导体(MOS)工艺实现的逻辑电路。当嵌入非易失性存储器，例如， 具有浮置栅晶体管的闪存时，嵌入的存储器是利用与逻辑电路不同的 制作步骤形成的。通常，嵌入在带有逻辑电路的集成电路上的NVM 的制作工艺与用于形成逻辑电路晶体管的制作工艺是不兼容的。这部 分地是因为逻辑电路在比闪存更低的电压处工作。在这种情况下，必 须改变上述制作工艺中的一个，或两个都改变。同样，随着集成电路 制作工艺的进步，集成电路上的器件的最小特征尺寸可能被减小。该 最小特征尺寸或规模的减小可能由于制作工艺的不同而导致问题，而 不同不会在较大的特征尺寸时造成问题。

因此，需要提供一种没有上述问题的带有嵌入式非易失性存储器 的集成电路。

附图说明

图1示出了在根据本发明图案化存储单元栅堆叠之后的具有嵌 入式非易失性存储器的集成电路的横截面示意图。

图2示出了在为存储单元注入源极和漏极扩展区和倒 (retrograde)阱区并经过第一次氧化之后的图1中的集成电路的横截 面示意图。

图3示出了图2中的集成电路在逻辑电路晶体管栅极被图案化之 后的横截面示意图。

图4示出了倒阱形成后的图3中的集成电路的横截面示意图。

图5示出了经过进一步加工后的图4中的集成电路的横截面示意 图。

具体实施方式

用于形成NVM单元阵列的工艺不同于用于形成其他类型晶体 管的工艺，例如，用于逻辑电路的MOS晶体管。为了在具有MOS 逻辑电路的集成电路上嵌入或者实施NVM阵列，需要确保用于形成 NVM单元的工艺步骤不会对MOS晶体管产生负面影响，反之亦然。

通常地，以一种形式，本发明提供一种制作具有嵌入式非易失性 存储器的集成电路的方法。在存储单元晶体管栅堆叠形成之后，在与 栅堆叠的侧面相邻的地方注入浅源漏扩展区。在栅堆叠下限定沟道 区。然后将来自第一氧化步骤的热量用于部分驱动和活化浅源漏扩展 区注入以形成源极和漏极扩展区。第二氧化步骤用于完成存储单元的 源极和漏极扩展。第一氧化步骤也在NVM晶体管栅堆叠上形成氧化 层。在集成电路上形成逻辑电路晶体管时实施第二氧化步骤以在栅极 侧面上形成氧化层。通过在源极和漏极扩展区中第一次提供浅掺杂注 入，逻辑电路晶体管的形成中所用的热被随后用于完成源极和漏极扩 展区的形成。第一氧化步骤在第一温度处发生并持续第一时间段，第 二氧化步骤在第二温度处发生并持续第二时间段，其中第一时间段不 同于第二时间段。

在另一实施例中，倒阱被注入，且第一氧化步骤驱动倒阱朝向存 储单元栅堆叠的沟道区。然后注入源极和漏极扩展，且第二氧化步骤 驱动并活化源极和漏极扩展注入。

如果NVM单元的源极和漏极扩展区是通过注入到正确的深度 而形成的，那么加热集成电路可能会使得注入超过所要求的，导致诸 如NVM单元的有效栅长短于所要求的长度的后果。较短的有效栅长 可能导致NVM单元遭受某些沟道效应，比如，当栅极没有被偏置时 的低于所要求的漏极击穿电压。较低的漏极击穿电压可能导致在编程 和擦除操作中的过量电流。