[发明专利]用于压控设备的混合电流限制式相位内插电路

说明书

技术领域

本发明通常涉及一种压控振荡器和压控延迟线，以及更具体地，本发明涉及使用混合电流限制式(current-starved)相位内插的压控振荡器或者压控延迟线。

背景技术

在许多应用中，压控延迟(VCD)元件是有用的。VCD是延迟锁定环路(DLL)中的重要模块，其将内部时钟与进入的时钟进行同步。

参考图1，示出了DLL 10的典型框图，所述DLL 10具有相位检测器(PD)14、环路滤波器(LPF)16以及压控延迟线(VCDL)12。相位检测器14将来自VCDL 12的时钟边缘与参考时钟边缘φ_ref之间的定时差异进行比较，所述来自VCDL 12的时钟边缘是已延迟版本的时钟输入φ_in。相位检测器14针对VCDL 12生成误差电压以调节相位偏移φ_out。相位检测器14通常伴随有常规IC设计的电荷泵(CP)。

位于相位检测器14以及VCDL 12之间的环路滤波器16拒绝高频噪声。反馈操作通过反馈环路17来提供电压V_ctr，该控制电压V_ctr迫使内部时钟边缘φ_ref来对准进入的时钟边缘φ_in。

另外，已经使用VCD来建立环形振荡器压控振荡器(VCO)，这是在锁相环路(PLL)设计中的一种重要构造块。

参考图2，在锁相环路20中的延迟线包括具有多个VCD 12的环形振荡器VCO 22。使用相位和频率检测器(PFD)14和环路滤波器16来向VCO 18提供控制信号。

针对数字时钟生成，在单片电路PLL中已经主要使用了图3所示的电流限制式环形VCO 22，这是由于所述电流限制式环形VCO22提供广泛的调谐范围以及高度集成性。(参见例如，I.Young，等人的，“A PLL clock generator with 5 to 110MHz of lock range formicroprocessors”，IEEE JSSC，1992年11月)。

参考图3，电流限制式环形VCO 22的振荡频率直接相关于每个延迟元件12的延迟时间，这导致对于工艺、电压和温度(PVT)变化的高度敏感性。电流限制式环形VCO 22的非线性电压-频率转换特性导致高度变化的VCO增益特性，这在PLL实现中是不期望的。

VCO 18包括对复制单元24的V_ref输入。VCO 18包括晶体管M1、M2、M3和M4。根据复制单元24的输出来控制M3和M4。Vdd是电源电压，以及使用V_ctl来控制位于振荡器管脚处的可变电流源26。VIN和VINB分别表示V输入以及V输入条信号，以及VO和VOB分别表示V输出和V输出条信号。根据VIN和VINB来分别控制M1和M2。

参考图4，另一种实现VCD元件的方式是使用一种相位内插方法。在图4中示出了用于相位内插的电路30实现的示例，并且在2001年5月的、J.Savoj和B.Razavi的“A 10-Gb/s CMOS clock and datarecovery circuit with a half-rate linear phase detector”，IEEE，JSSC中有所描述。

相对于使用电流限制式方法的VCD，使用相位内插方法的VCD32提供了降低的相位噪声以及更为线性的电压-频率特性。然而，VCD 32具有比电流限制环形振荡器更小的调谐范围。出于此原因，电流限制式方法在数字时钟生成应用中仍有广泛应用。

发明内容

一种用于压控延迟线以及压控振荡器的混合电流限制式相位内插方法提供了广泛的线性调谐范围以及良好的噪音性能。通过电流限制式方法提供粗略的调谐控制，以便在工艺和温度变化的情况下提供广泛的调谐范围，同时使用相位内插方法提供线性调谐曲线以及低的抖动性能。还可以由可编程参考电压来实现其他控制，所述可编程参考电压将设置输出摆动。基于相位内插方法的VCD拓扑的差分精细调谐控制路径还提供了相对于电源和基本噪声的较好噪声免疫性。

调节电路包括电流限制式压控电路，其配置以调节第一类型的信号差异。相位内插压控电路配置以调节第二类型的信号差异。电流限制式电路以及相位内插电路协作以提供调节电路的改进操作性能。

附图说明

现在将参考附图仅借助于示例来描述本发明，其中：

图1是用于在延迟锁定环路中使用的已知压控延迟(VCD)的框图；