[发明专利]电路器件中的动态时序调整

说明书

技术领域

本发明一般涉及电路器件，并且更具体地涉及控制电路器件的时 序关系。

背景技术

在集成电路器件的制造工艺中的变化，以及在集成电路器件的操 作期间温度和电压的变化(统称为工艺-电压-温度或者PVT)典型地 导致在集成电路器件的逻辑电路的操作速度上的变化。当操作速度改 变时，各种逻辑电路部件的建立和保持时间改变，从而典型地需要与 集成电路器件连接(interface)的其它器件针对建立和保持时间的最 坏情况而设计。作为这些时序约束的结果，系统设计者典型地被迫来 实现更昂贵、复杂和更快的连接器件。因此，用于控制集成电路器件 的时序以补偿PVT变化的改进技术将是有利的。

附图说明

通过参考附图可以更好地理解本发明，并且本发明的许多特征和 优点对于本领域技术人员变得清楚。

图1是说明根据本发明的至少一个实施例的实现动态输入和输出 时序调整的集成电路器件的框图。

图2是更详细地说明图1的集成电路器件的框图。

图3是说明根据本发明的至少一个实施例的用于在动态时序调整 中使用的操作速度监控器的框图。

图4是说明根据本发明的至少一个实施例的用于在集成电路器件 中动态时序调整的示例性方法的流程图。

图5是说明根据本发明的至少一个实施例的用于在集成电路器件 中动态时序调整的另一个示例性方法的流程图。

在不同附图中使用相同的标号表示相似的或者相同的项目。

具体实施方式

根据本发明的一个方面，一种方法包括确定代表电路器件操作速 度的操作特性。该方法进一步包括基于该操作特性调整第一时钟信号 的等待时间，第一时钟信号控制该电路器件的第一逻辑电路的时序。 该方法进一步包括基于该操作特性调整第二时钟信号的等待时间，第 二时钟信号控制该电路器件的第二逻辑电路的时序，其中该第二逻辑 电路与该第一逻辑电路不同。

根据本发明的另一个方面，一种方法包括在第一时间(at a first time)确定代表电路器件的操作速度的第一操作特性。该方法进一步 包括在该电路器件的第一锁存器的输入端接收输入信号并且在该电 路器件的第二锁存器的输入端接收输出信号。该方法另外包括通过第 一延迟来延迟时钟信号以提供第一被调整的时钟信号并且通过第二 延迟来延迟该时钟信号以提供第二被调整的时钟信号。在一个实施例 中，该第一延迟和该第二延迟基于该第一操作特性。该方法进一步包 括响应于该第一被调整的时钟信号来在该第一锁存器锁存该输入信 号并且响应于该第二被调整的时钟信号来在该第二锁存器锁存该输 出信号。

根据本发明的又一方面，一种电路器件包括具有接收第一信号的 输入端和输出端的第一逻辑电路以及具有接收第二信号的输入端和 输出端的第二逻辑电路。该电路进一步包括具有可操作地耦接到第一 逻辑电路的该输出端的输入端、接收第一时钟信号的时钟输入端和响 应于第一时钟信号而提供第一被锁存信号的输出端的第一锁存器，以 及具有可操作地耦接到第二逻辑电路的该输出端的输入端、接收第二 时钟信号的时钟输入端和响应于第二时钟信号而提供第二被锁存信 号的输出端的第二锁存器。该电路还包括具有接收第三时钟信号的输 入端、具有不同延迟的多个延迟路径、接收指示该多个延迟路径的所 选延迟路径的信号的选择输入端以及通过该所选延迟路径选择性地 耦接到该输入端的输出端的第一可编程延迟单元。第一可编程延迟单 元的该输出端用以提供第一时钟信号。该电路器件进一步包括具有接 收第三时钟信号的输入端、具有不同延迟的多个延迟路径、接收指示 该多个延迟路径的所选延迟路径的信号的选择输入端以及通过该所 选延迟路径选择性地耦接到该输入端的输出端的第二可编程延迟单 元。第二可编程延迟单元的该输出端用以提供第二时钟信号。该电路 器件另外包括具有耦接到第一可编程延迟单元的该选择输入端的第 一输出端和耦接到该可编程延迟单元的该选择输入端的第二输出端 的操作速度监控器。该操作速度监控器基于代表第一逻辑电路和第二 逻辑电路的操作速度的操作特性来通过第一输出端提供第一值且通 过第二输出端提供第二值。