[发明专利]使用低能量等离子体系统制造高介电常数晶体管栅极的方法和装置

说明书

技术领域

本发明的实施例大致上是关于形成高k(介电常数)介电层的方法与设备。特别是，本发明的实施例是关于形成栅极介电层(gate dielectric layer)的方法。 

背景技术

集成电路是由数百万个器件所组成，例如晶体管、电容器与电阻器。晶体管(例如场效应晶体管)一般包括源极、漏极与栅极堆栈结构。栅极堆栈结构一般包括基片(例如硅基片)、栅极介电层以及在栅极介电层上的栅极电极(例如多晶硅)。栅极介电层由介电材料组成，例如二氧化硅(SiO₂)，或由具有介电常数大于4.0的高k介电材料组成，比如氧氮化硅(SiON)、氮化硅(SiN)、氧化铪(HfO₂)、硅酸铪(HfSiO₂)、氧氮化硅铪(HfSiON)、氧化锆(ZrO₂)、硅酸锆(ZrSiO₂)、钛酸锶钡(BaSrTiO₃或BST)、钛锆酸铅(Pb(ZrTi)O₃或PZT)等。然而，应注意的是，膜堆栈结构可包含其它材料组成的膜层。 

第1A图绘示含有栅极介电层14的场效应晶体管(FET)10的截面。如图示，基片12上设有栅极介电层14与栅极电极16。侧壁间隙壁18邻接着栅极介电层14与栅极电极16的垂直侧壁。源极/漏极接面13形成在实质邻接栅极电极16的相对垂直侧壁的基片12中。 

随着集成电路尺寸和其上的晶体管尺寸缩小，提高晶体管速度所需的栅极驱动电流亦增加。驱动电流会随着栅极电容增加而增加，而电容＝kA/d，其中k为栅极的介电常数，d为介电层厚度，A为器件面积。减小介电层厚度和提高栅极介电层的介电常数是增加栅极电容与驱动电流的方法。 

SiO₂栅极介电层的厚度已试图降至20埃()以下。然而使用小于20的SiO₂栅极介电层已发现会对栅极的性能与耐久性造成不良效应。例如，掺杂硼的栅极电极的硼会穿过薄SiO₂栅极介电层而到达其下方的硅基片。并且薄介电层会增加栅极所消耗的功率，因而提高栅极漏电流(即隧穿电流)。薄SiO₂栅极 介电层易受NMOS热载流子裂解的影响，其中穿越介电层的高能载流子会伤害或破坏沟道。薄SiO₂栅极介电层还易受PMOS负偏压温度不稳定(NBTI)的影响，其中临界电压或驱动电流随栅极操作漂移。 

一种用于形成适合用作金属氧化物半导体场效应晶体管(MOSFET)的栅极介电层的方法包括在含氮的等离子体中使氧化硅薄膜氮化。期以增加栅极氧化层的净含氮量来提高介电常数乃基于数个理由。例如，氧化介电层块体可在等离子体氮化过程中稍微加入氮，藉以降低原始氧化层上的等效氧化层厚度(EOT)。因操作FET时的隧穿效应的故，相较于具相同EOT的未氮化的氧化介电层，其可减少栅极漏电流。同时，增加含氮量还可减少后续处理操作时若介电层厚度落在Fowler-Nordheim(F-N)隧穿电流的范围导致F-N隧穿电流造成的破坏。增加栅极氧化层的净含氮量的另一好处为，经氮化的栅极介电层较能抵挡栅极蚀刻下切(undercut)的问题，进而减少栅极边缘的缺陷及降低漏电流。 

核发于公元2003年8月26日的美国专利证书号6,610,615且专利名称为「用于降低栅极介电层漏电的等离子体氮化工艺(Plasma Nitridation ForReduced Leakage Gate Dielectric Layers)」的申请案中，McFadden等人比较了热氮化工艺与等离子体氮化工艺的氧化硅薄膜的氮分布情形(参见第1B图)。氮化的氧化层位于硅基片上。第1B图更显示出氮在氧化薄膜下方的结晶硅中的分布情形。热氮化工艺所得的氮分布曲线22显示：在氧化层顶面的第一氮浓度、通常随着深入氧化层而降低的氮浓度、在氧化层/硅层界面的界面累积氮浓度、最后通常随着深入基片而逐渐降低的氮浓度梯度。反的，等离子体氮化工艺所得的氮分布曲线24显示：氮浓度从氧化层顶面、经氧化层/硅层界面至基片基本上是逐一降低。利用氮等离子体进行离子轰击不会产生热氮化工艺所形成的不当界面累积氮浓度。再者，等离子体氮化工艺中基片所有深度内的氮浓度皆比热氮化工艺低。