[发明专利]在半导体加工中蚀刻金属硬掩模材料的组合物

说明书

背景技术

技术领域：

本发明的实施方案涉及蚀刻集成电路结构。更特别地，本发明 的实施方案涉及选择性蚀刻用于制备集成电路的金属硬掩模层。

技术水平：

微电子器件的制备涉及在微电子衬底例如硅晶片上形成电子 元件。这些电子元件可包括晶体管、电阻器、电容器等，具有处于不同 水平的中间的和覆盖性的金属化图案，所述金属化图案被绝缘材料分 隔，其使所述电子元件相互连接以形成集成电路。金属化图案一般称作 “互连”(interconnects)。

已知的用于形成互连的工艺是“镶嵌工艺”(damascene process)。在典型的镶嵌工艺中，在电介质材料上使光致抗蚀材料形成 图案并通过所述光致抗蚀材料图案蚀刻该电介质材料以形成洞或沟(此 后总称为“开口”)。然后去除光致抗蚀材料(典型地通过氧等离子体 或选择性湿法蚀刻)，然后用导电材料(例如，金属或金属合金)填充 所述开口。如本领域技术人员所理解的，开口的填充可通过如下工艺完 成：物理气相沉积、化学气相沉积或电镀。当开口是洞时，产生的填充 结构在本文中称作“通孔(via)”。当开口是沟时，产生的填充结构本 文中称作“迹线(trace)”。此处“互联”定义为包括所有互联元件， 所述互联元件包括迹线和通孔。

随着器件接近更小的尺寸，通孔和迹线的临界尺寸变得越发难 以实现。金属例如钽(Ta)和钛(Ti)和金属化合物例如氮化钽(TaN) 和氮化钛(TiN)已被用于帮助集成电路(IC)生产商获得用于形成小的通 孔和迹线的临界尺寸。金属和金属化合物也在许多工艺中被用作抗反射 涂层和/或阻挡层以形成所述迹线和通孔。因此，当IC生产技术进入 0.10μm并超越技术节点时，期待金属和金属化合物用作硬掩模层。

有数种已知的方法用于蚀刻金属硬掩模。一种方法利用高密度 等离子体反应器与含氯等离子体的联合。这种方法需要对具有金属硬掩 模层和电介质层的IC结构利用两种反应器。对于金属硬掩模层，利用 高密度等离子体反应器，对于电介质层，利用中等密度等离子体反应器。 这种方法因而是昂贵并复杂的。

目前，没有有效并安全的组合物可用于选择性湿法蚀刻金属硬 掩模层。如果采用湿蚀刻组合物，那么它被怀疑是致癌性的、毒性的并 且是难于处理的。更重要的是，目前的湿法蚀刻工艺典型的需要长时间 (例如，大约70分钟或更长)以去除金属硬掩模层，并且虽然如此， 它也不能如期望的那样对所述金属具有选择性。

因此，研制能够安全高效地蚀刻金属硬掩模层的组合物会是有 利的。

附图简述

虽然本说明书以特别指出并明确要求保护被认为是本发明的 内容的权利要求来结束，但是本发明的优点可结合下列附图的阅读从下 面对本发明的描述中容易地确定，其中：

图1图示了根据本发明实施方案配制蚀刻组合物的示例性方 法；

图2图示了根据本发明实施方案配制蚀刻组合物的示例性方 法；

图3-4图示了具有待去除的金属(Ti)硬掩模层的晶片的横 截面SEM(扫描电子显微镜)；

图5-6图示了图3-4所示晶片在利用本发明的组合物进行 湿法蚀刻清除之后的横截面SEM，其中完全去除了蚀刻残余物和Ti硬 掩模，钨原封未动，并且对电介质材料没有负面影响；

图7A-7H图示了根据本发明的实施方案可用于制造蚀刻组 合物的各种硅前体的化学结构；

图8图示了具有多种互连水平的半导体器件的横截面侧视 图，其可包括金属硬掩模并可受益于本发明；

图9A-9E图示了利用金属硬掩模(一个或多个)制造半导体 结构的示例性工艺；和

图10A-10J图示了另一种利用金属硬掩模(一个或多个)制 造半导体结构的示例性工艺。

示例性实施方案的详细描述