[发明专利]包括覆盖在沟槽中形成的选择栅上的控制栅的可编程结构

说明书

技术领域

本发明涉及半导体器件领域，更具体而言，涉及非易失性存储器件。

背景技术

在基本所有电子器件的设计中，非易失性存储器是一种重要的元件。在无线和便携式电子器件领域中，非易失性存储器必须紧凑且消耗极少电能。已提出并实现了各种非易失性存储单元。在这些传统的单元中所包括的是平面存储单元和利用浮动栅作为电荷存储元件的存储单元。平面存储单元特征在于，平面晶体管沟道区一般接近晶片衬底的上表面而设置。虽然平面技术成熟且很好理解，但不理想的是平面器件会占用大量晶片面积。

关于电荷存储元件，传统的浮动栅由诸如多晶硅的导电材料的连续条制成。导电浮动栅存在的问题是器件具有非常薄的介质。薄介质尤其易于产生针孔缺陷。对于导电浮动栅，在浮动栅上的所有存储电荷可通过介质中的单个针孔缺陷泄漏。此外，传统的浮动栅不适于将注入电子限制在电荷存储元件的特定位置的局部编程。局部编程提供了多位存储单元的可能性，其中每一位与电荷存储元件的特定区相关。因此，希望实现适合在利用非常薄的介质的先进工艺中使用的多位存储器件，其中实现的器件设计占用的面积比平面器件和使用传统电荷存储元件的器件少。

发明内容

本发明的一方面提供了一种制造存储单元阵列中的存储器件的方法，包括：

在半导体层中形成第一和第二沟槽；

在所述第一和第二沟槽下方分别形成第一和第二源/漏区；

在所述第一和第二沟槽中分别形成第一和第二选择栅；

在所述第一和第二选择栅的上面形成电荷存储叠层，其中所述电荷存储叠层包括不连续存储元件(DSE)层，其中，在存储单元中，多个DSE位于所述第一和第二沟槽中的至少一个中并且位于所述第一和第二沟槽之间的所述半导体层的第一部分之上；

在所述电荷存储层上面形成控制栅；以及

形成第三源/漏区，所述第三源/漏区被彼此隔开并且位于所述第一和第二沟槽之间的所述半导体层的第二部分中。

本发明的另一方面提供了一种存储单元阵列，其中存储单元中的至少一个包括：

半导体层中限定的第一沟槽下面的第一源/漏区；

衬底中的第二沟槽下面的第二源/漏区；

所述第一沟槽中的第一选择栅和所述第二沟槽中的第二选择栅；

所述第一和第二选择栅上面的电荷存储叠层，其中所述电荷存储叠层包括不连续存储元件(DSE)层，其中，在存储单元中，多个DSE位于所述第一和第二沟槽中的至少一个中并且位于所述第一和第二沟槽之间的所述半导体层的一部分之上；以及

所述电荷存储叠层上面的控制栅。

本发明的又一方面提供了一种通过将电荷注入到存储单元的第一注入区中来编程根据本发明的存储单元阵列中的存储单元的第一位的方法，包括：

将所述第一源/漏区偏置到第一编程电压(VP1)；

将所述第二源/漏区偏置到第四编程电压(VP4)；

将所述第一沟槽中的第一选择栅偏置到第三编程电压(VP3)；

将所述控制栅偏置到所述第三编程电压(VP3)；以及

将所述半导体层偏置到VP4。

附图说明

本发明通过示例来说明且不受附图限制，其中相同的附图标记表示相似的元件，其中：

图1是其中在晶片的半导体层上方的介质衬垫上形成硬掩模的制造过程中的中间阶段的晶片的局部横截面图；

图2描述了图1之后在半导体层中形成沟槽的处理；

图3描述了图2之后沟槽装衬有牺牲介质的处理；

图4描述了图3之后在沟槽下面形成源/漏区的处理；

图5描述了图4之后去除底部介质并形成栅介质的处理；

图6描述了图5之后形成选择栅极层的处理；

图7描述了图6之后处理选择栅极层以在沟槽中形成选择栅的处理；

图8描述了图7之后去除硬掩模和栅介质的暴露部分的处理；

图9描述了图8之后在底部介质上方形成不连续存储元件的处理；

图10描述了图9之后在底部介质上形成顶部介质的处理；

图11描述了图10之后在顶部介质上面形成控制栅极层以形成存储单元的处理；

图12是图11的示意图；

图13是图11的存储单元的顶视图；

图14描述了使用不连续控制栅的可替选的实施方式；

图15是由图14的存储器件组成的存储单元阵列的顶视图；

图16是从示出使用连续控制栅和在控制栅任一侧上设置的扩散区的另一可替选的实施方式的图17的视图得到的截面图1；

图17是由图16的存储器件组成的存储单元阵列的顶视图；