[发明专利]动态存储器单元结构

说明书

技术领域

本发明涉及电子电路，更特别地，涉及动态存储器单元。

背景技术

图1A-1E分别显示常规1T1C、3T、1T1D、2T1D和3T1D存储器单元的晶体管电路示意图。对于1T1C、3T、1T1D、2T1D和3T1D存储器单元的详细描述，例如，参见1968年6月4日出版的、标题为“Field-effect TransistorDRAM”的美国专利号3387286；Karp等人的“A 4096-bit Dynamic MOS RAM”，ISSCC Digest Technical Papers，pp 10-11，Feb.1972；2003年12月11日提交的标题为“Gated Diode Memory Cells”的美国专利申请号10/735061；以及2006年4月11日出版的、标题为“3T1D Memory Cells Using Gated Diodes andMethods of Use Thereof”美国专利号7027326。动态存储器单元的电容存储器件可以是电容器104(通常是平面电容器或沟电容器(trench capacitor))、选通二极管(gated diode)118、165、185、194、199或晶体管132、152的栅极电容器。

存储器单元110、115、120、140、160、180、190、195(被总称为存储器单元100)中的晶体管102、116、122、127、132、142、147、152、162、167、172、182、184、187、191、192、196、197的栅极堆103、117、123、128、133、143、148、153、163、168、173、181、183、188、193、198通常包括多晶硅栅极电极和通常为二氧化硅(SiO2)的栅极绝缘材料，其在硅基底上形成栅极堆。

这些常规的基于硅的动态存储器单元(利用多晶硅栅极电极和二氧化硅栅极绝缘)要求特定的栅极氧化物厚度(通常20nm(20)或以上)来将电荷保持在阈值电平(读取操作所需)之上，以便维持足够的保持时间(如，在10μs-10ms的范围内)；否则电荷将快速漏过晶体管的栅极和结(junction)，并且毁坏所存储的数据。该漏电是通过晶体管的源极-漏极沟道的次阈值(sub-threshold)漏电之外的漏电，其理论上由晶体管的阈值电压和温度确定。

在具有130nm以上的平版印刷尺寸(lithographic dimension)的常规硅技术中，栅极氧化物厚度通常是至少因此，由于栅极氧化物漏电在动态存储器单元中令人满意地低，因此保持时间不是问题。此外，作为逻辑晶体管，在动态存储器单元中使用的晶体管具有相同的栅极氧化物厚度以及沟道长度。平版印刷被定标在130nm以下，然而，例如，逻辑晶体管类型的栅极氧化物被变薄到以下来或多或少保持沟道长度和栅极氧化物厚度的比值恒定，以维持合理的短沟道效应，从而符合硅技术的典型定标规则。作为为动态存储器单元将栅极氧化物厚度维持在或以上的要求的结果，如果动态存储器单元晶体管的沟道长度和宽度被减少，则不能控制短沟道效应。因此，随着平版印刷尺寸的缩短，动态存储器单元中的晶体管的大小不能与其它晶体管类型一起定标，从而导致与其它晶体管相比，动态存储器单元的较大的晶体管面积(即，存储器单元面积对逻辑面积的比值增加)。

最好改善现有技术方法的限制。

发明内容

一般来说，公开了包括电容存储器件和写存取晶体管的动态随机存取存储器单元。写存取晶体管可操作地耦合到电容存储器件并具有高K绝缘体(还被称为高K栅极绝缘体)和耦合到高K绝缘体的金属栅极电极的栅极堆，其中高K绝缘体具有大于二氧化硅的介电常数的介电常数。还公开了存储器阵列，包括多个位线结构，每个位线结构包括至少一个位线；多个字线结构，每个字线结构包括至少一个字线，并且其中字线结构与位线结构在多个点相交；和一个或多个动态随机存取存储器单元。一个或多个动态随机存取存储器单元中的每一个包括电容存储指针；和写存取晶体管，其中写存取晶体管操作地耦合到电容存储器件，并且其中写存取晶体管具有包括高K绝缘体的栅极堆，其中高K绝缘体具有大于二氧化硅的介电常数的介电常数。还公开了采用这样的存储器阵列的计算设备。在一个示例性实施例中，存储器的一部分被嵌入到处理器中，而在另一示例性实施例中，存储器的一部分被配置为高速缓存。