[发明专利]使膜层紧密及改善间隙填充效果的多步骤硬化膜层方法

说明书

技术领域

本发明大体上是有关于用以使膜层紧密及改善间隙填充效果的多步骤薄膜层退火方法。

背景技术

随着半导体组件密度持续增加且组件之间的隔离结构持续变小，将个别组件彼此隔离开的挑战也变得更困难。不适当的组件隔离为许多组件缺陷(包括损耗功率的漏电流、会对电路功能造成间歇性(且有时候是永久性)损害的闩锁效应(latch-up)、噪声幅度劣化、电压偏移、与信号干扰，仅列举一些问题)的根源。

现有组件隔离技术包括有区域性硅氧化法工艺(local oxidization onsilicon，LOCOS)，其是横向地隔离位于半导体组件上的主动组件区域。然而，LOCOS工艺具有一些已知的缺点，即氮化硅掩膜下方硅的横向氧化会使场氧化物的边缘类似「鸟嘴(bird’s beak)」形状。此外，通道停止掺杂物的横向扩散会使掺杂物入侵主动组件区域，因而过度缩短通道区域的宽度。随着超大规模集成电路(VLSI)实施化而使组件尺寸持续缩小，LOCOS工艺中的这些与其它问题被恶化，并且因此需要新颖的隔离技术。

目前的隔离技术包括浅沟渠隔离工艺(shallow trench isolation，STI)。早期STI工艺典型地包括：将一具有预定宽度与深度的沟渠蚀刻进入一是基材；将该沟渠填充以一层介电质材料(例如二氧化硅)；以及最后通过例如化学机械研磨(CMP)将介电质材料平坦化。早期STI工艺在一时期对于将距离较近(例如150nm或更大)的组件隔离开是有效的，但是当组件间空间持续缩小时，产生了问题。

这些问题之一是在沟渠中沉积介电质材料的期间避免形成孔洞(void)与弱的接合处(seam)。随着沟渠宽度持续缩小，沟渠高度对沟渠宽度的深宽比变得更高，并且高深宽比的沟渠(例如约6:1或更高的深宽比)更倾向于因为沟渠过早封闭(例如沟渠顶部角落周围的「面包条化(bread-loafing)」)而在介电质材料中形成孔洞。弱接合处与孔洞在沟渠隔离构造中产生了介电质特征的不平整区域，其不利地冲击邻近组件的电性特征且甚至造成组件失效。

避免孔洞的技术之一即是减少沉积速率至介电质材料可以从底部向上平整地填充沟渠的程度。虽然此技术已经具有某有效性，其会降缓整体生产时间，且因而降低生产效率。所以，有需要的是，可以有效地填充组件间沟渠且亦减少与/或消除在经填充沟渠中孔洞的组件隔离技术。

发明内容

本发明的实施例是包括将基材退火的方法。基材包含含有介电质材料的沟渠。该方法包括以下步骤：在氧化环境下将该基材退火于约200-800℃的第一温度。该方法也包括在缺乏氧的第二大气下，将该基材退火于约800-1400℃的第二温度。

本发明的实施例更包括将基材退火的方法，其中该基材具有至少一含有介电质材料的沟渠，并且氮化硅层位于沟渠中介电质材料下方。该方法包括以下步骤：在包含有含氧气体的第一大气下，将该基材退火于约800℃或更高的第一温度；以及在缺乏氧的第二大气下，将该基材退火于约800-1400℃的第二温度。

本发明的实施例也包括将基材退火的方法，其中该基材包括含有介电质材料的沟渠。该方法包括以下步骤：在存在有含氧气体下将该基材退火于约400-800℃的第一温度。该方法也包括净化含氧气体离开基材，并且将基材升高至约900-1100℃的第二温度，以进一步地在缺乏氧的大气下将该基材退火。

本发明的实施例也包括将基材退火的方法，其中该基材具有至少一含有介电质材料的沟渠，并且氮化硅层位于沟渠中介电质材料下方。该方法包括：于第一阶段中，在存在有水蒸气下，将该基材退火于约800-1000℃的温度；以及于第二阶段中，在缺乏水蒸气的一大气下，将该基材退火于约800-1100℃的温度。

本发明的实施例也包括沉积介电质材料于基材上的方法，该方法包括以下步骤：提供沟渠于该基材中；以及在沉积该介电质材料于该基材上之前，形成阻障层于该沟渠中。该方法更包括：在包含水蒸气的第一大气下，将该介电质材料退火于约800℃或更高的第一温度；以及在缺乏水蒸气的第二大气下，将该介电质材料退火于约800-1400℃的第二温度。