[发明专利]存储电路

说明书

技术领域

本发明涉及电路，尤其涉及存储电路。

背景技术

存储电路已经持续具有越来越多的存储位，主要因为在制造存 储电路时使用的工艺的持续缩小。随着这发展，每次存取越来越多 的位已经变得常见，将存储电路划分成越来越多的块的实践同样也 在发展。例如，1MB(大约8百万位)的存储器可以划分成64个 块，并且每个块具有8个子阵列，并且每次存取数据的512位。随 着该缩小发展，不仅最小特征尺寸的大小变得更小，电压电源也变 得更小。所有这些存储器中的持续问题是跨越存储器的电源电压 降，使得提供的实际电压低于电源电压。已经开发了许多方案，例 如具有跨越存储器的多层互连，其中电源线与信号线交错。另一种 已经提出的技术是错开各种存储块的存取从而减小峰值IR(电流乘 以电阻)降。IR降是当电流流动时发生的电压的减小。较高的电流 引起较高的IR降，从而较多的电压减小。从铝到铜互连的过渡的主 要原因之一是具有较低的电阻互连，从而较小的IR降，以及减小的 RC(电阻乘以电容)常数。

因此，当前仍然存在对于存储电路的IR降效果的进一步改进 的需求。

发明内容

一种存储器，包括：

多个存储器阵列，该多个存储器阵列中的每个包括多个子阵 列，其中当存取存储器以从存储器中同时读取多个位时，所述多个 位被从以棋盘图案布置的所述多个存储器阵列中多于一个的存储器 阵列读取，所述多个存储器阵列中的每个存储器阵列具有相邻于所 述多个存储器阵列中的至少两个其它存储器阵列的边，并且仅具有 彼此不相邻的边的子阵列被存取。

一种用于存取存储器的系统，包括：

用于执行指令的处理器；以及

耦连到处理器的存储器，该存储器具有多个存储器阵列，所述 多个存储器阵列中的每个包括多个子阵列，其中当存取存储器以从 存储器中同时读取多个位时，所述多个位被从以棋盘图案布置的所 述多个存储器阵列中多于一个的存储器阵列读取，所述多个存储器 阵列中的每个存储器阵列具有相邻于所述多个存储器阵列中的至少 两个其它存储器阵列的边，并且仅具有彼此不相邻的边的子阵列被 存取。

一种存取存储器的方法，该存储器具有多个阵列，该多个阵列 中的每个具有第一多个子阵列，该方法包括如下步骤：

提供到存储器的地址，所述地址用于同时从所述存储器存取多 个位；以及

响应所述地址选择第二多个子阵列，所述第二多个子阵列是所 述第一多个子阵列的子集，所述第二多个子阵列中的每个用于存储 所述多个位中的至少一个，其中第二多个子阵列中的每个所选子阵 列被定位成使得每个所选子阵列的每个边与未被选择的子阵列的边 相邻，其中含有所述第二多个子阵列的阵列布置成棋盘图案的形 式。

附图说明

本发明的前述和另外更多具体目的和优点将从下面结合附随附 图进行的优选实施方案详细描述中变得对本领域技术人员容易明 白：

图1是根据本发明实施方案的存储电路的布局；

图2是图1的存储电路的一部分的布局，以描绘图1的存储电 路的某些特征；

图3是图2中显示的图1的存储电路的部分的布局，以描绘图 1的存储电路的某些其他特征；以及

图4是使用图1的存储器的特征实现高速缓冲存储器的存储电 路布局。

具体实施方式

在一个方面，存储器具有许多块，其中一组(bank)多块对于 给定存取周期而存取。为了在一组的存取期间减小该组内给定位置 的电压降，一组内的多个块分隔以避免高电流浓度。对于以两组排 列的存储器的情况，给定组的多个块以棋盘(checkerboard)的方式 排列。结果是避免相邻块的同时存取，从而增加电源电压，优于同 时存取相邻块的情况。这通过参考附图和下面的描述更好地理解。