[发明专利]成膜方法、成膜装置和存储介质

说明书

技术领域

本发明涉及一种成膜方法、成膜装置和存储介质，尤其涉及一种填埋形成在半导体晶片等被处理体上的凹部时设置的阻挡膜(barrierfilm)、种膜(seed film)的成膜方法、成膜装置和存储介质。 

背景技术

通常，制造半导体器件时，反复对半导体晶片进行成膜处理和图形蚀刻处理等各种处理，制造期望的器件。此处，为了获得半导体器件的更进一步的高集成化和高细微化，该半导体器件的线宽、孔径越来越细微化。就半导体器件中的配线材料、填埋材料而言，由于各种尺寸的细微化而需要使电阻更小，因此，倾向于使用电阻非常小且价格便宜的铜(参照日本特开2000-77365号公报、日本特开平10-74760号公报、日本特开平10-214836号公报、日本特开2005-285820号公报等)。而且，在使用铜作为配线材料、填埋材料的情况下，考虑到其与下方的层的粘合性等，通常使用钽金属膜(Ta)或氮化钽膜(TaN)等作为阻挡层。 

而且，在对形成在半导体晶片上的凹部内进行填埋时，首先在等离子体溅射装置内，在晶片的整个表面上形成由铜膜构成的种膜，该晶片的整个表面包括已形成有上述阻挡层的该凹部内的整个壁面；接着，对晶片的整个表面进行镀铜处理，完全填埋凹部内。之后，通过CMP(Chemical Mechanical Polish：化学机械抛光)处理等，对晶片表面的多余的铜薄膜、阻挡层进行研磨处理并将其除去。 

参照图8～图10，对形成在上述半导体晶片上的凹部内的填埋进行具体的说明。图8为表示在半导体晶片的表面形成的凹部的一个例子的截面立体图，图9为表示用于填埋图8中的一部分凹部的现有的成膜方法的一连的工序图，图10为说明形成有突出部的状态的说明图。图8表示在形成于半导体晶片W的表面的绝缘层3中分别形成有截面  为矩形的由横向较长的槽(沟槽)构成的凹部2、和位于该槽状的凹部2的底部的通孔(via hole)或导通孔(through hole)这样的孔状的凹部4的状态，上述凹部2、4为2阶的阶梯结构。 

在图示例子的孔状的凹部4的下方形成有作为下层的配线层6，通过用导电部件填埋该凹部4，能够使绝缘层3的两侧导通。将这种2阶结构称为双嵌刻(Dual Damascene)结构。此外，也有单独形成槽状的凹部2或孔状的凹部4的情况。随着设计规则中对细微化的需求，上述凹部2、4的槽宽和孔径变得非常小，因此，表示填埋凹部2、4的纵横的尺寸比的深宽(aspect)比(＝深度/开口宽度(或者开口直径))反而变大，例如为3～4左右。 

此处，参照图9，主要对填埋孔状的凹部4内的方法进行说明。通过等离子体溅射装置，预先在包括凹部4内的内表面的该半导体晶片W的表面上形成有作为基底膜的例如由TaN膜和Ta膜的叠层结构构成的阻挡层8(参照图9(A))。然后，通过等离子体溅射装置，在包括上述凹部4内的表面的晶片的整个表面上作为金属膜形成由薄铜膜构成的种膜10(参照图9(B))。在等离子体溅射装置内形成该种膜10时，向半导体晶片一侧施加高频电压的偏置电力，使铜的金属离子的吸引效率良好。 

此处，一般而言，上述阻挡层8的膜厚为10nm左右，种膜10的膜厚为50～80nm左右。进一步，通过对上述晶片表面实施镀铜处理，以例如由铜膜形成的金属膜12填埋上述凹部4内。这时，上阶的槽状的凹部2也被金属膜12填埋。之后，通过上述的CMP处理等研磨处理除去上述晶片表面的多余的金属膜12、种膜10和阻挡层8。 

但是，通常，在等离子体溅射装置中进行成膜时，如上所述那样向半导体晶片一侧施加偏置电力，加速金属离子的吸引，从而，增大成膜量。在此情况下，若过度增大偏置电力，则由于为了产生等离子体而被导入装置内的等离子体激励用气体的离子，即惰性气体、例如氩气的离子而使得晶片表面受到溅射。如果这样，则好不容易堆积的金属膜就会被削掉。因此，偏置电力设定得不是太大。 

但是，在如上所述那样形成由铜膜构成的种膜10的情况下，如图9(B)所示，在凹部4的上端的开口部的种膜10的部分形成突出部分  14，其中，该突出部分14以夹住该开口的形状突出。因此，具有下述问题：之后，在电镀处理中，即使以由铜膜等构成的金属膜12填埋该凹部4内，也会发生镀液不能充分地进入内部的情况，于是该凹部4的内部不被充分地填埋，产生间隙(void)16。