[发明专利]预解码可变长度指令

权利要求书

1.一种在处理器中预解码指令的方法，其包括：

识别第一指令的性质，其中所述性质不同于编码在第一组预解码位中的其他性 质，所述第一组预解码位的所有可用的编码被定义或保存；

第一形式包含第一指令部分和所述第一组预解码位，将第二形式包含第二指令部 分和第二组预解码位，第二形式具有与第一形式不同的长度，用第二形式编码所述 第一指令，所述第二组预解码位的所有可用编码没有被定义或保存；

使用未被定义或保存在所述第二组预解码位中的所述可用编码的一者来编码所 述第二组预解码位，以识别所述第一指令的所述性质；

向存储位置写入以所述第二形式编码的所述第一指令，其包括经编码的所述第二 组预解码位，而不是用所述第一形式编码的所述第一指令。

2.根据权利要求1所述的方法，其中所述第一指令将引起异常。

3.根据权利要求2述的方法，其中所述第一指令未经定义。

4.根据权利要求1所述的方法，其中所述处理器的指令集是可变长度指令集，且其中 所述第一和第二指令具有不同长度。

5.根据权利要求4所述的方法，其中每个定义的指令长度具有与所述长度的指令相关 联的不同数目的预解码位。

6.根据权利要求5所述的方法，其中与所述第二指令的所述长度的指令相关联的所述 预解码位的所述可用编码的一者分配给所述第一指令的所述性质。

7.根据权利要求6所述的方法，其中与所述第二指令的所述长度的指令相关联的所述 预解码位的至少一个编码可用于编码所述第一指令的所述性质。

8.根据权利要求1所述的方法，其中所述第一指令是具有与其相关联的两个预解码位 的16位指令。

9.根据权利要求8所述的方法，其中所述第二指令是具有与其相关联的四个预解码位 的32位指令。

10.根据权利要求9所述的方法，其中与32位指令相关联的所述预解码位的十六个编 码中的一者将所述相关联的32位指令识别为16位未定义指令。

11.一种经操作以从存储器中读取指令的处理器，其包括：

指令高速缓冲存储器，其存储从存储器中读取的指令以及与每个指令相关联的预 解码位；

预解码器，其介于所述存储器与所述指令高速缓冲存储器之间，所述预解码器经 操作以：

识别第一指令的性质，其中所述性质不同于编码在第一组预解码位中的其他性 质，所述第一组预解码位的所有可用的编码被定义或保存；

第一形式包含第一指令部分和所述第一组预解码位，将第二形式包含第二指令 部分和第二组预解码位，第二形式具有与第一形式不同的长度，用第二形式编码所 述第一指令，所述第二组预解码位的所有可用编码没有被定义或保存；

使用未被定义或保存在所述第二组预解码位中的所述可用编码的一者来编码 所述第二组预解码位，以识别所述第一指令的所述性质；以及

将用所述第二形式编码的所述第一指令写入到所述指令高速缓冲存储器，所述 第二形式包括经编码的所述第二组预解码位。

12.根据权利要求11所述的处理器，其中从存储器中读取的所述指令来自可变长度指 令集。

13.根据权利要求12所述的处理器，其中所述指令高速缓冲存储器包括对应于最短指 令的长度的多个指令存储位置，且其中预定数目的预解码位与每个存储位置相关 联。

14.根据权利要求13所述的处理器，其中所述指令高速缓冲存储器在整数倍的存储位 置中存储比所述最短指令长的指令，且使与每个存储位置相关联的所述预解码位与 每个指令相关联。

15.根据权利要求13所述的处理器，其中所述第一指令是具有与其相关联的两个预解 码位的16位指令。

16.根据权利要求15所述的处理器，其中所述第二指令是具有与其相关联的四个预解 码位的32位指令。

17.根据权利要求16所述的处理器，其中与32位指令相关联的所述预解码位的十六个 编码中的一者将所述相关联的32位指令识别为16位未定义指令。