[发明专利]对载明并行和依赖运算的指令矩阵进行处理的装置和方法

说明书

技术领域

本发明主要涉及计算机体系结构。更具体地，本发明涉及一种用于 处理指定并行运算和依赖运算的矩阵指令的计算机体系结构。

背景技术

改善计算机体系结构性能是一个很困难的任务。已经通过频率变标 (frequency scaling)、单指令多数据(SIMD)、超长指令字(VLIW)、多线程和 多处理器技术来寻求上述的性能改善。这些方法着重于改善程序执行的吞 吐量。上述技术中的很大一部分要求软件显式(explicitly)地呈现出并行性。 与此不同的是，频率变标在改善吞吐量和延迟的同时无需软件显式地标记 并行性。近来，频率变标面临着功耗壁垒(power wall)问题，所以很难通过 频率变标进行改进。因此，除非表示出大规模的显式软件并行(explicit software parallelization)，否则很难增加吞吐量。

鉴于上述问题，人们期望在不依赖于频率变标和大规模的显式软件 并行的前提下改善计算机体系结构的性能。

发明内容

执行块矩阵形成多行和多列。多行支持指令的并行执行，而多列支 持依赖指令的执行。执行块矩阵处理载明并行指令和依赖指令的单个指令 矩阵。

附图说明

参考详细说明并结合附图，本发明将得到更完整地阐释，在附图中：

图1表示按照本发明实施例的支持执行并行指令和依赖指令的体系 结构；

图2A表示映射串行指令以在本发明的执行矩阵中产生并行和依赖 运算；

图2B表示对本发明执行矩阵进行的运算映射；

图3表示按照本发明实施例可能用到的一行执行块；

图4A表示按照本发明实施例可能用到的执行块和支持寄存器文件 及缓冲器；

图4B表示按照本发明实施例配置的寄存器文件；

图5表示可用于本发明缓冲器的各种数据结构；

图6表示按照本发明实施例可使用的流水线；

图7表示按照本发明实施例的矩阵指令处理；

图8表示对本发明执行块进行运算映射；

图9表示按照本发明实施例使用的矩阵缓冲器；

图10A表示实现本发明运算的通用单元；

图10B表示用于图10A中4位加法器的超前进位加法器的1个位单 元；

图11表示按照本发明实施例配置的延时切片体系结构(TLSA)单元；

图12表示按照本发明实施例的交错结构中的多个TLSA单元；

图13表示现有的乘法运算技术；

图14表示按照本发明实施例采用的延时乘法运算技术；

图15表示现有的布斯编码乘法；

图16表示实现图15的布斯编码乘法的逻辑；

图17表示按照本发明实施例的布斯编码乘法；

图18表示实现图17的布斯编码乘法的逻辑；

图19表示按照本发明实施例配置的存储器/寄存器文件数据块；

图20表示按照本发明实施例配置的时间切片存储器；

图21表示按照本发明实施例配置带有转置/移位单元的TLSA体系结 构；

图22表示按照本发明实施例配置的浮点乘累加单元。

在所有附图中，相似的附图标记指代对应的部分。

具体实施方式

允许非显式并行软件在单处理器硬件上执行是非常有益处的，这种 单处理器硬件能够在短的延迟流水线(latency pipeline)中处理大量指令。当 前解决方案的现有观点为；超标量处理器可以在峰值瞬间的一个周期内实 际处理4-5条指令，这类似于好的VLIW编译器在峰值瞬间实现的处理量。 人们已经认识到实际上无法实现超标量处理器在单个周期/瞬间内调度10 条指令。类似地，如果编译器尝试并行处理用于带有10个时隙的VLIW体 系结构的通用程序，则会导致留下大量未填充的时隙。

本发明提供的体系结构和处理器实现了在短的流水线中高度并行地 读数、调度、解码和执行多条指令，极大地改善了执行吞吐量，同时保持 了单处理器流水线运算的更优化的延迟，并具有高效的分时、功率、面积 和路径。