[发明专利]用于以三维结构在高速缓存分层结构中的层之间实现非常高的带宽的方法，以及由此得到的三维结构

说明书

与相关申请的交叉引用

本申请是提交于2006年6月16日的题目为“用于以三维结构在高速缓存分层结构中的层(level)之间实现非常高的带宽的方法，以及由此得到的三维结构”的在先美国专利申请No.11/453,885的部分继续申请，通过引用将其整个公开结合在此。

技术领域

本发明一般地涉及用于设计多内核处理系统的方法，并且更具体地，涉及用于组合两种新兴技术领域：系统级封装(SOP)和3D技术的方法。

背景技术

随着电路密度根据莫尔定律攀升，单一芯片已经成长为包含越来越多的计算机系统。二十年以前，已经揭示整个处理器可以安装在单个芯片上。当CMOS节点达到180纳米水平时，技术已经进展为不仅处理器的Level-1高速缓存(L1)被包含在与处理器相同的芯片上，而且第一次还可以包含下一级高速缓存，L2。大约十年以前，制造出了第一个单芯片多处理器。

在2001年，IBM开始装载(ship)第一个双内核芯片。当前，随着芯片处理能力向着65纳米节点发展，然后向45纳米节点发展，大多数公司倾向于在单一芯片上装载4或8内核-并且可能装载更多的内核。随着技术尺寸继续缩小，并且随着更多的内核被以多GHz状态设置在一个芯片上，发生了三个重大事件。

首先，内核本身在物理上变得小得多，并且占据芯片上很少的面积。第二，随着更强大的计算能力被引入芯片，需要更多的高速缓存容量以便保持数据(被计算的)，从而使得该计算能力可用。因此，芯片上高速缓存正在变得更大。最后，在更高的频率下，为了使芯片快速运行，第一级(L1)高速缓存变得太小了，所以更多的层被插入高速缓存分层结构。换言之，在这些分层结构归入共享的高速缓存层之前，现在每个内核具有私有的高速缓存分层结构。

图1示出了上述情形。左边是“内核”100，其包括处理器101本身以及两个附加的高速缓存级103、104。处理器101是逻辑密集型电路。由于L1高速缓存102的通路是处理器流水线的一部分，因此L1高速缓存102被认为是处理器101的一部分。随着频率上升到多个GHz，L1 102已经变得太小而不能提供高命中率。因此，已经增加了L1.5 103高速缓存级以补充L1 102。由于L1.5 103必须合理地快以便适应L1 102的高未命中率(miss rate)，L1.5103的大小也是受限的。因此，需要L2 104。注意被称为“内核”100的大部分实际上是存储器。当多个内核100被聚集在单个“多内核芯片”105上时，芯片很大，但是其大部分是存储器。

图2示出了当今多内核芯片的现有技术。多内核芯片105安装在可以是陶瓷的或有机的双芯片模块(DCM)200上，这里其被连接到以L3 201示出的另一个芯片。实际上，作为L3 201示出的通常不仅包含另一个高速缓存层，而且还包括便于巢(nest)(未示出)的操作的其它功能(即，除了处理器、高速缓存、存储器之外的所有系统功能；诸如外部存储器、I/O控制器、布线、PC板等)，以及将DCM200连接到系统内的其它设备的功能。

为了形成16路处理器系统，如图所示，以另一层封装202(和/或其它互连装置)安装4个这种DCM200。可替换地，可将4个4内核芯片一起放置在4芯片模块(未示出)上，并且将其连接到置于模块之外的其它层高速缓存。

存在以标准封装形成这种16路处理器系统203的许多方法。所有方法需要若干层封装，并且最后具有相当大的覆盖面积。为了形成更大的芯片，则继续这种进程。例如，可由4个16路系统203形成64路系统(例如，可能是一个底盘上4个板)；通过将4个底盘放置在一个机架内制成256路系统；在一个空间内放置多个机架等。

在近十年来，作为一种有前途的技术，已经出现了系统级封装(SOP)，用于以使多个芯片表现为单独的单片芯片的方式，将多个芯片集成在系统“封装”内。特别地，当封装实际上是硅晶片，并且将组成芯片连接到该封装的焊球足够小，并且具有足够小的节距(例如，小于20微米)时，则出于所有实际的目的，该聚集体(aggregation)至少电子地表现为单个芯片。

出现这种效果是由于硅晶片上的布线，此后称为硅载体(SC)，可以与组成芯片上的布线是一致的(在材料、节距和电特性方面)。由于足够密集的互连节距和足够小的焊球，在SC上传输的“芯片到芯片”电信号看上去非常类似于类似距离上的在单个较大芯片上传输任意其它电信号。实际上，由于SC纯粹是布线承载工具(wiringvehicle)，并且不会有在普通芯片上遇到的障碍，因此可以非常容易地遮蔽布线，产生了更好的电特性。