[发明专利]数据处理硬件

权利要求书

1.一种矩阵因式分解硬件加速器，用于确定当相乘时逼近目标矩阵 的一对因式矩阵(R；C)，所述硬件加速器包括：

输入端，用于接收表示所述目标矩阵的输入数据矩阵；

第一因式矩阵存储器，用于存储第一因式矩阵R的行和列数据，所述 第一因式矩阵存储器具有多个第一数据总线，每个第一数据总线都与所述 第一因式矩阵存储器的相应块相关联，用于访问存储在所述相应块中的第 一因式矩阵列数据；

第二因式矩阵存储器，用于存储第二因式矩阵C的行和列数据，所述 第二因式矩阵存储器具有多个第二数据总线，每个第二数据总线都与所述 第二因式矩阵存储器的相应块相关联，用于访问存储在所述相应块中的第 二因式矩阵行数据；

处理器块矩阵，每个处理器块均具有：与所述第一数据总线之一耦合 的第一处理器块数据总线，与所述第二数据总线之一耦合的第二处理器块 数据总线，以及结果数据输出端；处理器存储块，用于存储表示所述一对 因式矩阵的乘积和所述目标矩阵之间的差的矩阵Q的一部分；以及数据处 理器，包括至少一个乘加单元，其中所述乘加单元包括与加法器耦合的乘 法器，所述数据处理器具有与所述处理器存储块耦合的第一输入端，以及 与所述第一和第二处理器块数据总线之一或二者耦合的第二输入端，并具 有与所述结果数据输出端耦合的输出端；以及

控制电路，用于控制将数据从所述输入端写入所述处理器块矩阵的所 述处理器存储块中，控制从所述第一和第二因式矩阵存储器中读取数据， 以提供给所述处理器块矩阵，以及控制将从所述结果数据输出端得到的数 据写回至所述第一和第二因式矩阵存储器，以执行所述矩阵因式分解，其 中所述矩阵因式分解包括非负矩阵因式分解NMF。

2.如权利要求1所述的矩阵因式分解硬件加速器，其中每个所述处 理器块具有与所述处理器存储块耦合的第三处理器块数据总线，且所述处 理器存储块配置用于存储所述矩阵Q的一部分，所述矩阵Q的一部分具 有与由所述第一数据总线访问的所述第一因式存储器列数据的行数据项 的数目相对应的第一尺寸，并且具有与由所述第二数据总线访问的所述第 二因式存储器行数据的列数据项的数目相对应的第二尺寸。

3.如权利要求2所述的矩阵因式分解硬件加速器，其中所述处理器 块具有一对所述第三处理器块数据总线，用于分别向所述处理器存储块写 入数据和从所述处理器存储块读取数据，并且通过所述第三处理器块数据 总线将所述处理器块连接成链结构，以允许数据依次流经每个所连接的处 理器块。

4.如权利要求1所述的矩阵因式分解硬件加速器，其中所述处理器 块具有两个所述结果数据输出端和两个结果数据输入端；且所述处理器块 矩阵包括经由所述结果数据输入端和输出端，沿两个方向中的每一个连接 成链结构的处理器块矩形矩阵，每个所述结构允许数据依次流经所述结构 的每个所连接的处理器块。

5.如权利要求1所述的矩阵因式分解硬件加速器，还包括与所述第 一和第二因式矩阵存储器相关联的第一和第二数学块，用于累加从所述处 理器块矩阵接收的数据，以写回至相应的所述第一和第二因式矩阵存储器 中。

6.如权利要求5所述的矩阵因式分解硬件加速器，其中所述第一和 第二数学块中的每一个均包括主数学块和一个或多个从数学块，并且所述 主数学块包括具有至所述一个或多个从数学块的输出端的除法器单元，且 所述一个或多个从数学块中的每一个均包括具有与所述除法器单元输出 端耦合的输入端的乘法器单元。

7.如权利要求5所述的矩阵因式分解硬件加速器，其中所述第一和 第二因式矩阵存储器包括双端口存储器，以同时允许针对所述处理器块的 读访问和针对所述数学块的写访问。

8.如权利要求1所述的矩阵因式分解硬件加速器，其中所述处理器 块包括主处理器块和多个从处理器块，并且所述主块配置用于在所述从处 理器块中控制所述处理器块存储器的地址，和/或所述从处理器块中的所述 数据处理器的操作。