[发明专利]用于小线宽和下降的线宽的JFET的可扩展工艺和结构

说明书

技术领域

本发明涉及制造非常小的线宽的JFET(结型场效应晶体管)的器件结构和方法，其可以克服由于小线宽引起的某种工艺问题。

背景技术

由于线宽稳定地下降到亚微米范围(现在的线宽是45纳米(NM)或0.045微米，其中1微米是10^-6米，1纳米是10埃)，CMOS、NMOS和PMOS电路上的所有结构——包括氧化物栅极氧化物的厚度都在下降。随着线宽下降，电压必须降低以避免击穿。线宽下降意味着氧化物栅极氧化物的厚度也必须减小，从而能够在低电压的情况下获得足以在MOS器件中引起沟道反型的电场强度。下降的氧化物栅极氧化物的厚度引起漏电流，这增大了CMOS电路和所有其它MOS电路中的功耗。不会引起漏电流的氧化物栅极氧化物的厚度的极限值是约50纳米，现有技术的45纳米线宽已经达到了这个极限值。

在1微米的线宽时，一平方厘米集成电路的功耗是5瓦。当线宽下降到45纳米时，同样尺寸的芯片的功耗将会上升到1000瓦。这可能会破坏未合适冷却的集成电路，并且这对于例如膝上型电脑、移动电话等便携式器件明显是无法接受的。这种功耗使得设计工艺极为复杂，因为需要其它电路以使得冗余晶体管休眠从而使其不会漏电流。这种功耗仅仅是下降的线宽所引起的问题之一。

现有技术中结型场效应晶体管可追溯到二十世纪五十年代时它们首次提出的时候。从那时起，它们已经出现在多部著作中，例如西门·泽(Simon Sze)的“Physics of Semiconductor Devices”和安迪·格娄福(Andy Grove)的“Physics and Technology of Semiconductor Devices”。结型场效应器件在元素半导体和化合物半导体中都进行了报道。已经报道了以下多种具有结型场效应晶体管的电路：

1)Nanver and Goudena，＂Design Considerations for Integrated High-Frequency P-Channel JFETs＂，IEEE Transactions Electron Devices，VoI；.35，No.11，1988，pp.1924-1933.

2)Ozawa，＂Electrical Properties of a Triode Like Silicon Vertical ChannelJFET＂，IEEE Transactions Electron Devices Vol.ED-27，No.11，1980，pp.2115-2123.

3)H.Takanagi and G.Kano，＂Complementary JFET Negative-ResistanceDevices＂，IEEE Journal of Solid State Circuits，Vol.SC-10，No.6，December1975，pp.509-515.

4)A.Hamade and J.Albarran，＂A JFET/Bipolar Eight-Channel AnalogMultiplexer＂，IEEE Journal of Solid State Circuits，Vol.SC-16，No.6，December 1978.

5)K.Lehovec and R.Zuleeg，＂Analysis of GaAs FET′s for IntegratedLogic＂，IEEE Transaction on Electron Devices，Vol.ED-27，No.6，June 1980.

此外，R.Zuleeg在1985年8月4日出版的名为“Complimentary GaAsLogic”的报告在此也作为现有技术引入。