[发明专利]同步存储器读取数据捕获

说明书

技术领域

本发明总的涉及同步存储器和相关的存储器控制器。更具体的，本发明涉及在存储器控制器与同步存储器之间使用双向数据总线和双向数据选通信号的读取和写数据的控制和传输。

背景技术

在源同步信令中，由发送装置来驱动数据选通时钟和数据。从发送器到接收器的时钟和数据路径是匹配的。在接收装置，使用数据选通时钟以锁存输入数据。在双倍数据速率(DDR)SDRAM存储器系统中，外部数据总线是双向的。写数据是从存储器控制器向存储器发送，读取数据是从存储器向控制器发送。当没有数据被发送时，总线返回由总线传送线路端电压限定的三态电平。

双向数据选通时钟的控制也依赖于哪个装置正在驱动数据到数据总线来变化。控制器和存储器装置上的数据选通时钟输入必须被使能信号门控以阻止由三态时钟输入电平创建的伪时钟边沿触发内部数据捕获。当既不是存储器控制器也不是存储器正在驱动数据选通时，将由端电阻器将数据选通线拉至总线端电压。对于DDR和DDR2存储器，端电压Vterm是Vddq/2，其与输入缓存器参考电压Vref相同。结果，数据选通输入缓存器产生不确定的值，其依赖于噪声可在‘0’和‘1’之间变化。因为写数据指令和写数据自身从控制器同步到达源并且这两组信号之间的时滞将小于一位周期，所以在存储器芯片上该操作可以容易完成。在数据选通时钟DQS的第一个作用边沿之前，存在2位前同步码周期，在此期间DQS被驱为低。在此期间，存储器芯片能够给出使能信号。

在读取操作期间，双向总线上的读取命令和读取数据之间的对准非常不确定。依赖于系统配置和运行条件，通过命令和地址输出驱动器、通过连接到存储器装置的封装和印刷电路板、之后通过读取数据输出缓存器、封装和印刷电路板、最后通过存储器控制器的输入缓存器的延迟 可以改变多个位周期。

与读取命令和数据的该对准相关联的第一个问题是在系统初始化时确定何时定位读取数据DQS使能信号以使其在2位前同步码内下降。第二个问题是如何调整在操作期间由温度或供电电压漂移产生的时序漂移。第三个问题是当DQS时钟和主系统时钟CLK之间的相位完全随机时，如何传输被DQS时钟输入的数据到系统时钟域。

因为在单数据速率SDRAM中不存在DQS时钟并且读取数据必须满足与主系统时钟CLK相关的建立和保持需求，所以这些问题在单数据速率SDRAM中不存在，其中主系统时钟CLK产生自控制器。

因为各读取和写数据总线存在有它们自己的专用时钟，所以四倍数据速率(QDR)SRAM没有该问题。由于时钟并非必须为三态，所以不存在任何不确定状态。

在2005年5月3日授权给A.M.Schoenfeld等的美国专利6889336中公开了一种到DDR SDRAM的双向数据选通信号的应用。以初始DDR运行速度DDR267和DDR333，2位前同步码周期仍然相对大，分别为7.5ns和6.66ns。使用内部DQS使能的固定时序仍然可能适应一定范围的系统设计和运行条件。对于从DDR2-400到DDR2-800范围内的DDR400和DDR2装置，存在动态调整DQS使能时间的需要。一组从片间控制器到DDR SDRAM的典型的循环读取时序延迟的实例如下：

延迟来自                           最小      最大 

命令锁存到控制器管脚                1.0ns    3.0ns 

PCB印制线到DDR SDRAM                0.5ns    1.5ns 

SDRAM命令输入到数据输出             -0.5ns   0.5ns 

PCB印制线到控制器                   0.5ns    1.5ns 

控制器管脚到数据锁存                1.0ns    3.0ns 

总计                               2.5ns    9.5ns 

在用于DDR400的数据速率和更高的数据速率，读取数据时序可以改变大于DQS前同步码间隔的宽度。固定时序不是稳健的方案。

例如，在日期为2005年2月的LSI Logic0.11um DDR2 PHY文档cw000733_1_0中描述了DQS门控的几种实现。PHY实际上支持使用被称作GATEON的信号来使能DQS读取选通的3种不同方法。