[发明专利]非易失性半导体存储器及其驱动方法

说明书

技术领域

本发明涉及一种非易失性半导体存储器及其驱动方法。

背景技术

提出了一种由如下那样的存储单元构成的快闪存储器(例如，参照专利文献1以及非专利文献1)：能够以较小的衬底占有面积充分确保电荷蓄积层和控制栅极之间的电容量，且具有优异的写入、擦除效率，并在形成于半导体衬底的表面的岛状半导体层的侧壁具有以围绕岛状半导体层的方式形成的电荷蓄积层和控制栅极。

在上述快闪存储器中，利用热电子而向电荷蓄积层注入电荷。将由于该电荷蓄积层的电荷蓄积状态的差异而引起的阈值电压的差异存储为数据“0”、“1”。例如，在电荷蓄积层使用浮置(浮遊)栅极的N沟道的存储单元的情况下，为了向浮置栅极注入电荷，而向控制栅极和漏极扩散层提供高电压，并将源极扩散层和半导体衬底接地。此时，利用源极/漏极间的电压而提高半导体衬底的电子的能量，使其越过沟道氧化膜的能量势垒(障壁)而注入至电荷蓄积层。通过该电荷注入而使存储单元的阈值电压往正方向移动。流过源极/漏极间的电流中，注入至电荷蓄积层的比率较小。因此，写入所需的电流为每单元100μA的量级。另外，在NOR型快闪存储器中，读取时所流过的电流是30μA程度。

由利用上述岛状半导体层的侧壁的存储单元构成的快闪存储单元阵列在源极线或源极面使用扩散层。相比于金属，扩散层为高电阻。当电流流过电阻时，产生电位差。因此，写入时，存储单元的源极扩散层的电压成为比0V更高的电压，源极/漏极间的电压降低，流过源极/漏极间的电流减少，使写入速度下降。另外，即使在读取时，存储单元的源极扩散层的电压也成为比0V更高的电压，源极/漏极间的电压降低，流过于源极/漏极间的电流减少，使读取速度下降。

专利文献1：日本特开平8-148587号公报

非专利文献1：Howard Pein等，IEEE Electron DeviceLetters，Vol.14，No.8，pp.415-pp.417，1993年

发明内容

发明要解决的问题

因此，本发明的目的在于提供一种非易失性半导体存储器，该非易失性半导体存储器由利用了避免写入速度和读取速度降低的岛状半导体层的侧壁的存储单元构成。

用于解决问题的方案

为了解决上述的问题，本发明具有如下的结构。根据本发明的一个特征，是一种非易失性半导体存储器，其中，从衬底侧顺次形成源极区域、沟道区域以及漏极区域并具有隔着栅极绝缘膜而形成于所述沟道区域的外侧的电荷蓄积层以及隔着绝缘层以覆盖该电荷蓄积层的方式形成于该电荷蓄积层的外侧的控制栅极的存储单元，以n行m列的阵列状配置于所述衬底上，

该非易失性半导体存储器包含有下列布线而构成，即：

多条第一源极线，其以将排列于所述阵列的列方向的存储单元的源极区域相互连接的方式布线于列方向；

多条平行的比特线，其以将排列于所述列方向的存储单元的漏极区域相互连接的方式，在与所述第一源极线不同的层，布线于列方向；以及

栅极线，其以将排列于与所述列方向实质上垂直的行方向的存储单元的控制栅极相互连接的方式布线于行方向，

第二源极线，其由相互连接所述第一源极线的金属所形成，并针对所述阵列的每p行(p＜n)各布线1行。

另外，根据本发明的又一特征，是一种非易失性半导体存储器，其中，从衬底侧顺次形成源极区域、沟道区域和漏极区域并具有隔着栅极绝缘膜而形成于所述沟道区域的外侧的电荷蓄积层以及隔着绝缘层以覆盖该电荷蓄积层的方式而形成于该电荷蓄积层的外侧的控制栅极的存储单元，以n行m列的阵列状配置于所述衬底上，该非易失性半导体存储器包含：

第一共用扩散源极线，其以将分别排列于所述阵列的行及列方向的存储单元的源极区域相互连接的方式布线；

多条平行的比特线，其以将排列于所述列方向的存储单元的漏极区域相互连接的方式，在与所述第一共用扩散源极线不同层中布线于列方向；

栅极线，其以排列于与所述列方向实质上垂直的行方向的存储单元的控制栅极相互连接的方式布线于行方向；以及

第二源极线，其由连接所述第一共用扩散源极线的金属所形成，且针对所述阵列的每p行(p＜n)各布线1行。

另外，根据本发明所涉及的非易失性半导体存储器的驱动方法的特征，是一种向非易失性半导体存储器写入的方法，包括：