[发明专利]集成电路的隔离结构及形成其的模块方法

说明书

相关申请的交叉引用 

本申请涉及于2002年9月29日提交的申请No.10/262,567，现为美国专利No.6,855,985，其整体以引用的方式引入于此。 

技术领域

本发明涉及半导体芯片制造，更具体地涉及以高密度单片地在半导体芯片中制造并电隔离双极、CMOS和DMOS晶体管和无源器件的方法，而无需外延层或高温制造工艺步骤。 

背景技术

在半导体集成电路(IC)芯片的制造中，经常需要电隔离形成于芯片表面上的器件。存在各种这样做的方法。一种方法是通过使用著名的LOCOS(硅的局部氧化)工艺，其中芯片的表面用例如氮化硅的相对硬的材料掩模并且厚氧化物层热生长于掩模的开口中。另一方法是在硅中蚀刻沟槽并且随后用例如氧化硅的电介质材料填充沟槽，也称为沟槽隔离。尽管LOCOS和沟槽隔离都可以避免器件之间的表面导通，但是它们不便于完全的电隔离。 

需要完全的电隔离以集成包括双极结晶体管和包括功率DMOS晶体管的各种金属氧化物半导体(MOS)晶体管的某些类型的晶体管。还需要完全的电隔离以便允许CMOS控制电路在工作期间浮置于衬底电位之上的电位阱。完全隔离在模拟、功率、和混合信号集成电路的制造中尤为重要。 

非隔离的CMOS制造和结构 

传统CMOS晶片制造，在提供高密度晶体管集成时，不便于其制造的器件的完全电隔离。例如图1A示出了现有技术的双阱CMOS的简化截面图。图1A示出了晶体管制造之前在P型衬底2中形成N阱(NW)区4A和4B以及P阱(PW)区3A和3B。 

图1B示出了在晶体管形成之后的CMOS结构10，其包括P阱3A内制造的N沟道MOSFET、在N阱4B内形成的P沟道MOSFET，被居间的LOCOS 场氧化物层11所隔离。P沟道和N沟道MOSFET的结合，一起构成互补MOS晶体管，也被称CMOS。 

在PW区3A内，形成N沟道MOSFET，其包括具有轻掺杂的漏极(LDD)15的浅N+源极-漏极注入区14、多晶硅栅极19、和P+对PW接触区13。在NW区4B内，形成P沟道MOSFET，其包括具有LDD 18的浅P+源极-漏极注入区17，多晶硅栅极19、和N+对NW接触区12。NW和PW区被离子注入，通常用后续的高温扩散以便驱动掺杂剂进入衬底至比注入更大的深度。阱的深度对于例如12V的较高电压的器件通常比对于较低电压尤其是3.3V或更低的电压的器件更大。 

CMOS结构10的晶体管封装密度很大程度受到被LOCOS氧化物11所浪费的面积的限制，这不可以被减小至深亚微米尺寸而不遭遇众多的问题。CMOS结构10的另一限制是其包括掺杂的多晶硅19而没有任何上覆分流金属的栅极结构。随着晶体管被调整到较小尺寸，栅极电阻促成较慢的开关速度和增加的传播延迟。该栅极电阻的影响在实践上限制了CMOS调整至0.8至0.6微米范围的栅极尺寸。 

在模拟电路中CMOS 10的另一主要限制是其缺少完全的电隔离。如所示，PW区3A被短路于衬底2。由于P阱3A电形成NMOS晶体管的体(或背栅极)，并且由于P型衬底2需要被偏置为最负的芯片上电位(这里称为“地”)，则每个N沟道晶体管的体连接都被偏置至地，限制其有用的工作电压范围并且使N沟道MOSFET受到不希望的衬底噪声的影响。 

对于具有0.35微米或更小的栅极长度的CMOS晶体管，在图2A中所示出的结构80代表CMOS实现的一般现有技术。在该结构中，LOCOS场氧化物层11被具有最小LOCOS尺寸的一半或更小的尺寸的电介质填充的浅沟槽81所替代。多晶硅栅极包括金属硅化物(例如硅化铂)以便减小栅极电阻。金属夹层多晶硅层叠物有时被称为多晶硅硅化物(polycide)层，一种多晶硅和硅化物的连接。注意在CMOS结构80中，尽管其较小的器件和高集成密度的能力，P阱3A仍然电短路于P型衬底2。