[发明专利]控制外延层形成期间形态的方法

说明书

本申请要求2006年7月31日提交的美国临时专利申请第60/820956号的优 先权，该申请的全文结合在此作为参考。

相关申请的对照

本申请涉及以下共同待审的申请，下列申请的全文结合在此作为参考。

2004年12月1日提交的美国专利申请第11/001774号(代理人案号9618)； 以及

2005年9月14日提交的美国专利申请第11/227974号(代理人案号 9618/P01)。

技术领域

本发明关于半导体器件的制造，更具体地，关于控制外延层成长期间形态的方 法。

背景技术

随着小型晶体管的制造，要生产超浅源/漏极结变得更具挑战性。一般而言， 次100纳米(sub-100nm)的互补性金属氧化物半导体(Complementary Metal-Oxide  Semiconductor；CMOS)器件，所要求的结深度需小于30nm。常利用选择性的外延 沉积(selective epitaxial deposition)，将含硅材料(例如硅、硅锗或碳化硅)的外延层形 成于结中。一般而言，选择性外延沉积能够让外延长在硅沟(silicon moats)上，而非 长在介电区上。选择性外延可用于半导体器件，例如提高源/漏极、源/漏极延展、 接触插塞或双极性器件的基层沉积。

一般而言，选择性外延工艺牵涉到沉积反应与蚀刻反应。沉积反应与蚀刻反应 是同时发生，但对于外延层与多晶质层则具有不同的反应速率。在沉积的过程中， 外延层形成于一单晶质层表面，而多晶质层则沉积于至少第二层(例如已有的多晶 质层及/或非晶质层)上。然而，所沉积的多晶质层的蚀刻速率通常较外延层快。因 此，通过改变蚀刻气体的浓度，净选择工艺的结果为外延材料的沉积，同时限制了 或并无多晶质材料的沉积。举例而言，选择性外延工艺会在单晶硅表面上形成含硅 材料的外延层，而于间隙壁上无任何沉积。

在形成提高源/漏极与源/漏极延展的特征时，例如在形成含硅的金属氧化物半 导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)器 件时，含硅材料的选择性外延沉积技术具有相当助益。源/漏极延展的制造方式， 是先蚀刻硅表面以制造出嵌壁式的源/漏极特征，再利用选择性成长的外延层，例 如硅锗(silicon germanium，SiGe)材料，填入蚀刻后的表面。选择性外延能以内掺 杂(in-situ doping)近乎完全的掺杂活化(dopant activation)，进而省略后续的回火工 艺。因此，可通过硅蚀刻与选择性外延准确地定义出结深度。另一方面，超浅源/ 漏极无可避免地会导致串联电阻的增加。此外，在形成硅化物过程中的结消耗 (junction consumption)，会进一步地提高串联电阻。为了弥补结消耗，可于结上外 延地且选择性地成长提高的源/漏极。一般而言，提高的源/漏极层为未掺杂硅。

然而，现有选择性外延工艺具有某些缺点。为了在现今的外延工艺中维持选择 性，因此前体的化学浓度以及反应温度必须在沉积过程中全程控管与调整。若未提 供足够的硅前体，蚀刻反应则会居于主要，并延滞整个工艺。此外，亦可能发生对 基材特征有害的过度蚀刻。若未提供足够的蚀刻前体，沉积反应则会居于主要，降 低在基材表面形成单晶质与多晶质材料的选择性。另外，现今选择性外延工艺需以 高反应温度进行，例如800℃、1000℃或更高。但由于热预算(thermal budget)的考 量，且于基材表面可能有难以控制的氮化反应，在工艺过程中，此高温反应乃是不 利的。

因此，仍待开发需一种工艺，可选择性且外延地沉积具有选择性掺杂物的硅与 含硅化合物。此外，在具有快速沉积速率、平滑表面形态且工艺温度维持于例如约 800℃或更低时以及优选地约700℃或更低时，此工艺需能与各种元素浓度形成含 硅化合物。

发明内容

本发明的第一方面是提供一种于基材上选择性形成外延层的方法。此方法包 含将所述基材加热至低于约800℃的一温度，并于该选择性外延膜形成工艺中，一 并使用硅烷与二氯甲硅烷作为硅源。