[发明专利]用于通过基于受应力的注入掩膜的应力记忆法而形成受应变的晶体管的方法

说明书

技术领域

本文所揭示的专利标的大体有关于集成电路的形成，且更特别的是有关于通过使用应力引发源(例如，受应力的被覆层(stressed overlayer)及类似者)来形成具有受应变的信道区(strained channel region)的晶体管，以增进MOS晶体管之信道区内的电荷载子移动率(charge carrier mobility)。 

背景技术

集成电路的制造需要根据指定的电路布局在给定的芯片区域上形成大量的电路元件，其中场效晶体管为包括数字电路之复杂电路的重要元件。一般而言，目前已实施多种工艺技术，其中，对于复杂的电路，例如微处理器、储存芯片、及类似者，由于有鉴于操作速度及/或耗电量及/或成本效率的优异特性，CMOS技术为目前最有前景的方法之一。在使用CMOS技术来制造复杂的集成电路期间，有数百万个晶体管(亦即，N信道晶体管与P信道晶体管)形成于包含结晶半导体层的基板上。不论所考量的是N信道晶体管还是P信道晶体管，MOS晶体管都含有所谓的PN接面(junction)，其系由以下两者的界面形成：高浓度掺杂的(highly doped)漏极/源极区、配置于该漏极区与该源极区之间的反向掺杂信道区(inversely doped channel region)。 

用形成于信道区附近且通过薄绝缘层而与该信道区分隔的栅极电极来控制信道区的导电率，亦即导电信道的驱动电流能力。在施加适当的控制电压于栅极电极来形成导电信道后，信道区的导电率会取决于掺杂浓度、多数电荷载子的移动率，且对于信道区在晶体管宽度方向的给定延伸部分而言，其系取决于源极区与漏极区之间的距离，该距离也被称作信道长度。因此，信道区的导电率为决定MOS晶体管之效能的主要因素。因此，减少信道长度，以及减少与信道长度相关联 的信道电阻率，以致信道长度成为用来提高集成电路之操作速度的重要设计准则。 

然而，持续缩减晶体管尺寸涉及多项与此相关联的问题(例如，信道的可控制性减少，这也被称作短信道效应、及类似者)必须加以解决，以免过度地抵消掉逐步减少MOS晶体管信道长度所得到的优势。持续减少关键尺寸(亦即，晶体管的栅极长度)则需要适应以及可能需要开发高度复杂的工艺技术，例如，用来补偿短信道效应。已有提出可通过对于给定信道长度增加信道区的电荷载子移动率，从而提供实现改善效能的潜力，而能与未来技术节点的进展匹敌，同时避免或至少延缓在与装置缩放尺寸(device scaling)相关联之工艺适应所遇到的许多问题。 

用来增加电荷载子移动率的一个有效机构是修改信道区内的晶格结构，例如通过在信道区附近产生拉伸(tensile)或压缩(compressive)应力以便在信道区内产生对应的应变(strain)，其分别导致用于电子和电洞之修改的移动率。例如，就标准的晶向(crystallographic orientation)而言，在信道区中沿着信道长度方向产生单轴拉伸应变增加了电子移动率，其中，取决于拉伸应变的大小与方向，可增加移动率百分之50或更多，接着可直接转化成导电率的对应增加量。另一方面，就组构与上述相同的信道区而言，单轴压缩应变可增加电洞之移动率，从而提供提高P型晶体管之效能的潜力。引进应力或应变工程技术至集成电路制造是对于下一代装置而言极有前景的方法，因为，例如，受应变的硅可视为是“新型”的半导体材料，这使得制造快速强力的半导体装置成为有可能而不需昂贵的半导体材料，同时仍可使用许多广为接受的制造技术。 

在某些方法中，企图使用由例如永久性覆盖层、间隔体元件及类似者所产生的外应力(external stress)来产生想要的应变于信道区内。虽然是有前景的方法，但对于例如以接触层、间隔体(spacer)及类似者来提供外应力至信道区内以产生想要的应变于其中，通过施加指定的外应力而在信道区中产生应变的工艺可能取决于应力转移机构的效率。因此，对于不同的晶体管类型，必须提供不同的受应力的被覆层，导致复数个额外之工艺步骤，其中，特别是，任何额外的微影步骤 (lithography step)都会使整体的生产成本显著增加。